JP4917363B2 - 半導体記憶装置およびそれを備えた電子機器 - Google Patents
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Description
m(mは4以上の整数)段のメモリセルが直列に接続されたメモリセルアレイを備え、
上記m段のメモリセルの全て、もしくは、一部は、連続する2段毎のメモリセル対に分けられ、
奇数番目の上記メモリセル対の各制御端子は、第1のワード線と電気的に接続され、
偶数番目の上記メモリセル対の各制御端子は、第2のワード線と電気的に接続され、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する第1の拡散領域と第2の拡散領域と
を有し、
上記m段のメモリセルの互いに隣接するメモリセル間の接続は、奇数番目の上記メモリセルの上記第2の拡散領域と、偶数番目の上記メモリセルの上記第1の拡散領域とが電気的に接続され、
上記m段のメモリセルの互いに隣接するメモリセル間の接続点に、2番目からm番目までのビット線が夫々電気的に接続され、1段目の上記メモリセルの上記第1の拡散領域に1番目のビット線が電気的に接続され、m段目の上記メモリセルの上記第2の拡散領域にm+1番目のビット線が電気的に接続され、
上記メモリセル対の一方のメモリセルの上記第1,第2の拡散領域夫々に接続された上記ビット線間に第1の制御トランジスタが夫々電気的に接続され、
上記メモリセル対の他方のメモリセルの上記第1,第2の拡散領域夫々に接続された上記ビット線間に第2の制御トランジスタが電気的に接続され、
上記第1の制御トランジスタのゲート電極が第1の制御線に電気的に接続され、
上記第2の制御トランジスタのゲート電極が第2の制御線に電気的に接続されていることを特徴とする。
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有する。
図3は、この発明の半導体記憶装置の第1実施形態の回路図を示す。この半導体記憶装置では、図1A,図1Bに示すメモリ素子をメモリセルとして用いている。なお、図3では、メモリセルの左側のメモリ機能体を、メモリセルの番号の後に「l」を付けて表し、メモリセルの右側のメモリ機能体を、メモリセルの番号の後に「r」を付けて表している。
図4は、この発明の半導体記憶装置の別の第2実施形態の回路図を示す。この半導体記憶装置では、図2A,図2Bに示すメモリ素子をメモリセルとして用いている。
図5はこの発明の第3実施形態の半導体記憶装置を組み込んだ電子機器の一例としての携帯電話の概略構成図を示す。この第3実施形態では、上述の第1,第2実施形態の半導体記憶装置を用いている。
15a,15b,25a,25b…拡散領域
14,24…P型ウェル領域
13,23…ゲート絶縁膜
12a,12b,22a,22b…メモリ機能体
30…制御部
31w11,31w21,31w31…第1のワード線
31w12,31w22,31w32…第2のワード線
33m1〜33m10…メモリセル
33m1l,33m1r,〜33m10l,33m10r…メモリ機能体
32b1〜32b11…ビット線
40…制御部
41w11,41w21,41w31…第1のワード線
41w12,41w22,41w32…第2のワード線
42b1〜42b11…ビット線
43m1〜43m10…メモリセル
43m1l,43m2r,43m3l,〜43m9l,43m10r…メモリ機能体
Claims (5)
- m(mは4以上の整数)段のメモリセルが直列に接続されたメモリセルアレイを備え、
上記m段のメモリセルの全て、もしくは、一部は、連続する2段毎のメモリセル対に分けられ、
奇数番目の上記メモリセル対の各制御端子は、第1のワード線と電気的に接続され、
偶数番目の上記メモリセル対の各制御端子は、第2のワード線と電気的に接続され、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する第1の拡散領域と第2の拡散領域と
を有し、
上記m段のメモリセルの互いに隣接するメモリセル間の接続は、奇数番目の上記メモリセルの上記第2の拡散領域と、偶数番目の上記メモリセルの上記第1の拡散領域とが電気的に接続され、
上記m段のメモリセルの互いに隣接するメモリセル間の接続点に、2番目からm番目までのビット線が夫々電気的に接続され、1段目の上記メモリセルの上記第1の拡散領域に1番目のビット線が電気的に接続され、m段目の上記メモリセルの上記第2の拡散領域にm+1番目のビット線が電気的に接続され、
上記メモリセル対の一方のメモリセルの上記第1,第2の拡散領域夫々に接続された上記ビット線間に第1の制御トランジスタが夫々電気的に接続され、
上記メモリセル対の他方のメモリセルの上記第1,第2の拡散領域夫々に接続された上記ビット線間に第2の制御トランジスタが電気的に接続され、
上記第1の制御トランジスタのゲート電極が第1の制御線に電気的に接続され、
上記第2の制御トランジスタのゲート電極が第2の制御線に電気的に接続されていることを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
上記第1のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセル、もしくは、上記第2のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセルを、並列してプログラムする制御部を備えたことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
上記第1のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報、もしくは、上記第2のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報を、並列して読み出す制御部を備えたことを特徴とする半導体記憶装置。 - 請求項1から3までのいずれか1つに記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。 - 請求項1乃至4のいずれか1つに記載の半導体記憶装置を備えたことを特徴とする電子機器。
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JP2006169991A JP4917363B2 (ja) | 2006-06-20 | 2006-06-20 | 半導体記憶装置およびそれを備えた電子機器 |
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