JP3883122B2 - 電気的消去可能プログラマブルロジックデバイス - Google Patents
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Description
【発明の属する技術分野】
この発明は電気的消去可能プログラマブルロジックデバイスに関し、特に標準CMOS(complementary metal oxide semiconductor、相補型金属酸化膜半導体)製作工程を利用して製作され、余分のフローティングゲート面積が必要でなく小型化された電気的消去可能プログラマブルロジックデバイスに関する。
【0002】
【従来の技術】
近年において、携帯型電子製品の需要の増加により、EEPROM(electrically erasable programmable read-only memory、電気的消去可能ピーロム)の市場は日増しに増大しつつある。EEPROMが応用される領域には、デジタルカメラのメモリー、携帯電話、ビデオゲーム機、パーソナルデジタルアシスタント(PDA)のメモリー、留守番電話装置、プログラマブル集積回路などの例がある。EEPROMは一種の不揮発性メモリーであり、トランジスターまたはメモリーセルの閾値電圧を変えることによりそれに対応したゲートチャンネルの開閉を制御することによって、電源が切れたときにもメモリーに貯蔵されたデータが消去されないようにデータを記憶するものである。
【0003】
従来のEEPROM技術は一般にスタックゲート技術を利用する。そのうち基板に形成されるメモリーセルはドレイン電極と、ソース電極と、スタックゲートとを含み、該スタックゲートは一般にフローティングゲートと、コントロールゲートとを含み、該フローティングゲートと該基板との間、並びに該コントロールゲートと該フローティングゲートとの間は二酸化膜により分離される。かかるスタックゲート技術を利用するEEPROMの操作原理は、高レベル電圧をコントロールゲートに印加し、FNトンネルまたはホットエレクトロン注入を利用してフローティングゲートに保存される電子の数量を変え、進んでフローティングゲートの閾値電圧を変えることによってデータを記憶する。
【0004】
しかし前述のスタックゲート技術を利用するEEPROMのメモリーセルは、その構造が極めて複雑であるため、標準CMOS製作工程により製作されることができず、より複雑な製作工程を利用しなければならなく、製作コストを高める。そのため、従来の技術は他に単一ポリのメモリーセル構造を掲げている(R. Kazerounian and B. Eitann, “A single-poly EPROM for custom CMOSlogic applications”, IEEE Custom Integrated Circuits Conference, p. 59-62, 1986)。図1を参照してください。図1は従来の単一ポリメモリーセル10を表わす側面断面図である。メモリーセル10は基板12に形成され、N型ウェル14をフローティングゲート16のカップリングゲートとし、該カップリングゲートを通して高レベル電圧(例えば9V〜12V)をフローティングゲート16にカップリングし、進んでフローティングゲート16の下方における基板12にチャンネルホットエレクトロンを形成し、該チャンネルホットエレクトロンをフローティングゲート16に注入することによってフローティングゲート16の閾値電圧を変え、メモリーセル10をプログラムする。かかる単一ポリ構造は簡単であるため、標準CMOS製作工程を利用して製作されることができ、前述のスタックゲートを利用するメモリーセルの製作コストを低くすることができる。
【0005】
しかし前述の従来の単一ポリメモリーセル10は依然として重大な欠点がある。それはこそ高レベル電圧をフローティングゲート16にカップリングする大面積のN型ウェル14を利用しなければならなく、N型ウェル14の面積は一般にメモリーセル10におけるその他の部分の面積の十倍ないし数十倍の大きさにあたる。かかる特徴は単一ポリメモリーセル10に基づくメモリーの体積を縮小させることができず、メモリーの製作に対して看過できない欠点がある。
【0006】
【発明が解決しようとする課題】
この発明は前述の従来の単一ポリメモリーセルの面積が過大である問題を解決するため、単一ポリ技術を利用し、データを保存するフローティングゲートとフローティングドープ領域を設ける電気的消去可能プログラマブルロジックデバイスを提供することを課題とする。
【0007】
【課題を解決するための手段】
この発明はメモリーセルとされる電気的消去可能プログラマブルロジックデバイスを提供するものであり、該電気的消去可能プログラマブルロジックデバイスはP型基板と、該P型基板における第一N型ドープ領域と、該P型基板の上方において該第一N型ドープ領域と隣接し、フローティング状態であり該電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、該P型基板において該第一ゲートと隣接してフローティング状態である第二N型ドープ領域と、該P型基板の上方において該第二N型ドープ領域と隣接する該電気的消去可能プログラマブルロジックデバイスのコントロールゲートにあたる第二ゲートと、該P型基板において該第二ゲートと隣接する第三N型ドープ領域とを含んでなる。
【0008】
この発明による電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二N型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるP型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧を変え、該ロジックデバイスに貯蔵されるデータを変える。
【0009】
【発明の実施の形態】
この発明は標準CMOS製作工程を利用して製造することができ、付加フローティングゲート面積が必要でなく小型化された電気的消去可能プログラマブルロジックデバイスを提供するものである。該電気的消去可能プログラマブルロジックデバイスはP型基板と、該P型ウェルにおける第一N型ドープ領域と、該P型基板の上方において該第一N型ドープ領域と隣接し、フローティング状態であり該電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、該P型基板において該第一ゲートと隣接してフローティング状態である第二N型ドープ領域と、該P型基板の上方において該第二N型ドープ領域と隣接する該電気的消去可能プログラマブルロジックデバイスのコントロールゲートにあたる第二ゲートと、該P型基板において該第二ゲートと隣接する第三N型ドープ領域とを含んでなる。電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二N型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるP型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧を変え、該ロジックデバイスに貯蔵されるデータを変える。
【0010】
かかる電気的消去可能プログラマブルロジックデバイスの特徴を詳述するために、具体的な実施例を挙げ、図示を参照にして以下に説明する。
【0011】
(第1の実施例)
図2はこの発明の第1の実施例による電気的消去可能プログラマブルロジックデバイス50の正面断面図である。電気的消去可能プログラマブルロジックデバイス50はP型基板52と、P型ウェル52における第一N型ドープ領域54と、P型基板52の上方において第一N型ドープ領域54と隣接し、フローティング状態であり、電気的消去可能プログラマブルロジックデバイス50のフローティングゲートにあたって電気的消去可能プログラマブルロジックデバイス50の不揮発性データを保存する第一ゲート56と、P型基板52において第一ゲート56と隣接する第二N型ドープ領域58aと、P型基板52において第二N型ドープ領域58aと電気的に接続する第三N型ドープ領域58bと、電気的消去可能プログラマブルロジックデバイス50のコントロールゲートにあたってP型基板52の上方において第三N型ドープ領域58bと隣接する第二ゲート60と、P型基板52において該第二ゲート60と隣接する第四N型ドープ領域62とを含んでなる。この発明の属する技術の分野における通常の知識を有する者に周知されるように、第一ゲート(即ちフローティングゲート)56及び第二ゲート(即ちコントロールゲート)60は一般にそれぞれ第一酸化膜64と第二酸化膜66とを含む。図2が示すように、第一酸化膜64と第二酸化膜66とはフローティングゲート56及びコントロールゲート60の底部にあり、該両ゲートをP型基板52と分離し、該両ゲートがP型基板52との直接接触により導通することを防ぐ。第二N型ドープ領域58aと第三N型ドープ領域58bとの電気的接続にはさまざまな応用を利用でき、図2においては金属導線68を利用して接続する。
【0012】
(第2の実施例)
図3はこの発明の第2の実施例による電気的消去可能プログラマブルロジックデバイス20の正面断面図である。注意すべき点は、図3における電気的消去可能プログラマブルロジックデバイス20は、図2における電気的消去可能プログラマブルロジックデバイス50の第二N型ドープ領域58aと第三N型ドープ領域58bとを共用して単一のN型ドープ領域を形成する。電気的消去可能プログラマブルロジックデバイス20はP型基板22と、P型ウェル22における第一N型ドープ領域24と、P型基板22の上方において第一N型ドープ領域24と隣接し、フローティング状態であり、電気的消去可能プログラマブルロジックデバイス20のフローティングゲートにあたって電気的消去可能プログラマブルロジックデバイス20の不揮発性データを保存する第一ゲート26と、P型基板22において第一ゲート26と隣接する第二N型ドープ領域28と、電気的消去可能プログラマブルロジックデバイス20のコントロールゲートにあたってP型基板22の上方において第二N型ドープ領域28と隣接する第二ゲート30と、P型基板22において第二ゲート30と隣接する第三N型ドープ領域32とを含んでなる。この発明の属する技術の分野における通常の知識を有する者に周知されるように、第一ゲート(即ちフローティングゲート)26及び第二ゲート(即ちコントロールゲート)30は一般にそれぞれ第一酸化膜34と第二酸化膜36とを含む。図3が示すように、第一酸化膜34と第二酸化膜36とはフローティングゲート26及びコントロールゲート30の底部にあり、該両ゲートをP型基板22と分離し、該両ゲートがP型基板22との直接接触により導通することを防ぐ。
【0013】
図4はこの発明による電気的消去可能プログラマブルロジックデバイス20がメモリー40におけるアレイ方式配列を表わす説明図であり、図5は図4におけるメモリー40のレイアウトを表わす説明図である。図4におけるメモリー40はその応用によってEEPROMまたはOTPメモリー(ワンタイムプログラマブルメモリー)として使われることが可能である。メモリー40はEEPROMである場合、読み出し、プログラミング、消去の動作を行うことができ、メモリー40はOTPメモリーである場合、読み出しとプログラミングの機能しか具えない。図4が示すように、メモリー40は複数の電気的消去可能プログラマブルロジックデバイス20(図4において破線に囲まれる部分)を含み、複数の電気的消去可能プログラマブルロジックデバイス20は複数の列(column)と複数の行(row)からなるアレイ方式で配列される。この実施例において、隣り合った列にあるロジックデバイス20は鏡面対称方式により配列される。例えば、仮にそのうち一列のロジックデバイス20は第一N型ドープ領域24が左側に、第三N型ドープ領域32を右側に配列する場合(図3におけるロジックデバイス20と同じ)、その左側にある一列のロジックデバイス20及びその右側にある一列のロジックデバイス20はすべて、同じく第三N型ドープ領域32が左側に、第一N型ドープ領域24を右側に配列する。
【0014】
この実施例において、メモリー40の接続方式は以下の通りである。同一の列におけるロジックデバイス20の第二ゲート(即ちコントロールゲート)30はすべて相互に電気的に接続し、ワードラインWLに接続する。同一の列におけるロジックデバイス20の第三N型ドープ領域32はすべて相互に電気的に接続し、ソースラインSLに接続する。同一の行におけるロジックデバイス20の第一N型ドープ領域24はすべて相互に電気的に接続し、ビットラインBLに接続する。図4が示すように、メモリー40におけるメモリーセルにあたる各ロジックデバイス20がアレイにおける位置により、ワードラインWLをWL0、WL1、WL2、…、WLXに、ソースラインSLをSL0、SL1、SL2、…、SLXに、ビットラインBLをBL0、BL1、BL2、…、BLYに順番に番号をつけることができる。また、図5が示すように、前述隣り合った列にあるロジックデバイス20が鏡面対称方式により配列されるため、同一の行にあるロジックデバイス20はレイアウトにおいてその隣り合った二つの第一N型ドープ領域24を共用することができ、また同一の行にあるロジックデバイス20もレイアウトにおいてその隣り合った二つの第三N型ドープ領域32を共用することができ、部分の空間を節約することができる。
【0015】
説明の便宜を図るため、図4におけるメモリー40にある一つのロジックデバイス20を例にして、メモリーセルにあたるロジックデバイス20の操作原理を説明する。前述の通りに、ロジックデバイス20における第一ゲート26はフローティング状態であり、即ち第一ゲート26に入力される外部信号または外部電源が一切ないことであり、ロジックデバイス20のフローティングゲートとして用いられる。フローティングゲート26の機能は従来のスタックゲート技術を利用するメモリーセルにおけるフローティングゲートの機能に非常に類似しており、フローティングゲート26に保存される電子の数量をフローティングゲート26の閾値電圧を変えることによりデータを保存する。即ち、フローティングゲート26が高閾値電圧にある場合と、フローティングゲート26が低閾値電圧にある場合とにおいて、ロジックデバイス20に保存される二進法デジタルデータが異なった値であることをそれぞれ代表する(論理値「0」または論理値「1」であることが可能)。いわゆる高閾値電圧とは、フローティングゲート26がより多量の電子を保存するため、フローティングゲート26の下方におけるP型基板22において十分な電子を吸引しチャンネルを形成して第一N型ドープ領域24と第二N型ドープ領域28とを電気的に接続するには、フローティングゲート26は相対的により高い電圧値を持たなければならないことである。同じく、いわゆる低閾値電圧とは、フローティングゲート26がより多量のホールを保存するため、フローティングゲート26の下方におけるP型基板22において十分な電子を吸引しチャンネルを形成して第一N型ドープ領域24と第二N型ドープ領域28とを電気的に接続するには、フローティングゲート26は相対的により低い電圧値を持つのみでよい。この実施例の次の説明において、フローティングゲート26が高閾値電圧状態であることをロジックデバイス20が論理値「0」を保存することに、フローティングゲート26が低閾値電圧状態であることをロジックデバイス20が論理値「1」を保存することに決めるのを例にするが、以上の設計と反対する定義もこの発明の範囲に属する。
【0016】
図6はこの発明による電気的消去可能プログラマブルロジックデバイス20のフローティングゲート26のゲート電流がフローティングゲート26に対する電圧の分布を表わす説明図である。そのうち横軸はフローティングゲート26の電圧であり、縦軸はフローティングゲート26のゲート電流である。注意すべき点は、図6が示すフローティングゲート26のゲート電流は、該チャンネル電流の絶対値のみ表わして流動方向を表わさず、異なった区間においてCHHと表示するのはチャンネルホットホールにより発生されるゲート電流であり、CHEと表示するのはチャンネルホットエレクトロンにより発生されるゲート電流であることにある。図示から見られるように、フローティングゲート26の電圧値が増大する(例えば−3Vから7Vまで)過程において、まずCHHと表示される区間が現れてチャンネルホットホール現象が顕著になることを示し、続いてCHEと表示される区間が現れてチャンネルホットエレクトロン現象が顕著になることを示す。かかるチャンネルホットホール及びチャンネルホットエレクトロンにより形成されるゲート電流現象とは、フローティングゲート26とコントロールゲート30が同時に導通される場合、電子は導通されるフローティングゲート26とコントロールゲート30との下方におけるチャンネルを通して第三N型ドープ領域32と第一N型ドープ領域24との間に流動し、これらの電子の一部分は第一N型ドープ領域24とP型基板22とのPN接合部においてエレクトロンホールペアを衝突により形成し、該エレクトロンホールペアはそれぞれの電圧レベル状態によりフローティングゲート26及びP型基板22に流入し、該ゲート電流を発生することである。
【0017】
この発明によるロジックデバイス20のフローティングゲート26はフローティング状態であるため、それにおいて発生した電圧レベルは第一N型ドープ領域24(即ちビットラインBL)と、P型基板22と、第二N型ドープ領域28との電圧レベルにより一定の比例でカップリングして得るものである。即ち、仮にビットラインBLの電圧はVBLに、P型基板22の電圧はVPSに、第二N型ドープ領域28の電圧はVXにすれば、フローティングゲートの電圧レベルVFGは以下のような関係式で表わすことができる。
【0018】
VFG = α1VBL +α2VPS + α3VX
そのうちα1と、α2と、α3とはそれぞれ相違する加重値である。また、この発明によるロジックデバイス20の第二N型ドープ領域28もフローティング状態であるため、その電圧レベルはコントロールゲート30(即ちワードラインWL)の電圧レベルVSGを利用してその下方におけるチャンネルの電気抵抗を制御し、第三N型ドープ領域32(即ちソースラインSL)の電圧レベルVSLが第二N型ドープ領域28にカップリングされる程度を決定する。この実施例において、この発明によるロジックデバイス20のプログラミング操作及び消去操作は、前述のVBL、VPS 、VSLなどのパラメーターを固定し、VSGの電圧値のみを変えることによりフローティングゲート26の電圧レベルVFGを前述CHHまたはCHEの区間に維持し、即ちフローティングゲート26の閾値電圧を変える。
【0019】
メモリー40がメモリーセルにあたる選ばれたロジックデバイス20に読み出しの操作をしようとする場合、第一N型ドープ領域24(ビットラインBL)を接地させ、コントロールゲート30(即ちワードラインWL)の電圧レベルを第三N型ドープ領域32(即ちソースラインSL)の電圧レベルより予定値(一般にコントロールゲート30の閾値電圧にあたる)を超えさせ、コントロールゲート30の下方におけるP型基板22においてチャンネルを形成して第二N型ドープ領域28と第三N型ドープ領域32を導通する。この実施例において、コントロールゲート30にワードラインWLを通して1.8Vが入力され、第三N型ドープ領域32にソースラインSLを通して1Vが入力される。注意すべき点は、その他の選ばれないロジックデバイス20のコントロールゲート30及び第三N型ドープ領域32に0Vが入力されることである。この場合、仮にフローティングゲート26は高閾値電圧状態であれば、即ちロジックデバイス20に保存されるデータは論理値「0」であれば、第一N型ドープ領域24とフローティングゲート26との間の電位差と、第一N型ドープ領域24と第二N型ドープ領域28との間の電位差とはフローティングゲート26の下方におけるチャンネルを導通することができないため、センス増幅器(図に示されない)はビットラインBLから論理値「0」を読み取る。逆に、仮にフローティングゲート26は高閾値電圧状態であれば、即ちロジックデバイス20に保存されるデータは論理値「1」であれば、第一N型ドープ領域24とフローティングゲート26との間の電位差と、第一N型ドープ領域24と第二N型ドープ領域28との間の電位差とはフローティングゲート26の下方におけるチャンネルを導通することができるため、センス増幅器(図に示されない)はビットラインBLから論理値「1」を読み取る。注意すべき点は、前述のセンス増幅器はさまざまな需要と電圧レベルに対応して設計されうる。
【0020】
メモリー40がメモリーセルにあたる選ばれたロジックデバイス20にプログラミングの操作をしようとする場合、第一N型ドープ領域24(ビットラインBL)を高電位に電気的に接続し、第三N型ドープ領域32(即ちソースラインSL)を接地させ、コントロールゲート30(即ちワードラインWL)に予定の電圧を印加してフローティングゲート26の下方におけるP型基板22においてチャンネルホットホールを形成する。該予定の電圧値はチャンネルホットホールの形成を確保するために図6におけるCHH区間内に維持される。この実施例において、第一N型ドープ領域24にビットラインBLを通して8Vが入力され、コントロールゲート30にワードラインWLを通して4Vが入力される。注意すべき点は、その他の選ばれないロジックデバイス20の第一N型ドープ領域24及びコントロールゲート30に0Vが入力されることである。この場合、仮にフローティングゲート26は高閾値電圧状態であれば、即ちロジックデバイス20に保存されるデータは論理値「0」であれば、フローティングゲート26はより多量の電子を保存するため、フローティングゲート26はその下方におけるP型基板22において形成されるチャンネルホットホールを、フローティングゲート26がより多量のホールを保存するようになるまで引き続き吸引する。フローティングゲート26はこの過程を通して低閾値状態に変換され、即ちロジックデバイス20が保存するデータは論理値「1」にプログラミングされる。フローティングゲート26が低閾値状態であり、即ちロジックデバイス20が保存するデータが論理値「1」である場合、フローティングゲート26はもとよりより多量のホールを保存するため、チャンネルホットホールの存在によって変えられず、即ちロジックデバイス20が保存するデータが論理値「1」として維持される。
【0021】
メモリー40がメモリーセルにあたる選ばれたロジックデバイス20に消去の操作をしようとする場合、第一N型ドープ領域24(ビットラインBL)を高電位に電気的に接続し、第三N型ドープ領域32(即ちソースラインSL)を接地させ、コントロールゲート30(即ちワードラインWL)に予定の電圧を印加してフローティングゲート26の下方におけるP型基板22においてチャンネルホットエレクトロンを形成する。該予定の電圧値はチャンネルホットエレクトロンの形成を確保するために図6におけるCHE区間内に維持される。この実施例において、第一N型ドープ領域24にビットラインBLを通して8Vが入力され、コントロールゲート30にワードラインWLを通して1Vが入力される。注意すべき点は、その他の選ばれないロジックデバイス20の第一N型ドープ領域24及びコントロールゲート30に0Vが入力されることである。この場合、仮にフローティングゲート26は低閾値電圧状態であれば、即ちロジックデバイス20に保存されるデータは論理値「1」であれば、フローティングゲート26はより多量のホールを保存するため、フローティングゲート26はその下方におけるP型基板22において形成されるチャンネルホットエレクトロンを、フローティングゲート26がより多量の電子を保存するようになるまで引き続き吸引する。フローティングゲート26はこの過程を通して高閾値状態に変換され、即ちロジックデバイス20が保存するデータは論理値「0」に消去される。フローティングゲート26が高閾値状態であり、即ちロジックデバイス20が保存するデータが論理値「0」である場合、フローティングゲート26はもとよりより多量の電子を保存するため、チャンネルホットエレクトロンの存在によって変えられず、即ちロジックデバイス20が保存するデータが論理値「0」として維持される。
【0022】
【発明の効果】
従来の技術と比べ、この発明による電気的消去可能プログラマブルロジックデバイスは第二ゲートを利用して第二N型ドープ領域の電圧レベルを制御し、進んで第一ゲートの電圧レベルを制御して該第一ゲートの下方にあるP型基板においてチャンネルホットホールまたはチャンネルホットエレクトロンを発生し、続いて該チャンネルホットホールまたはチャンネルホットエレクトロンを利用して該第一ゲートの閾値電圧値を変えることによって、該ロジックデバイスに保存されるデータを変える。ゆえに、この発明による電気的消去可能プログラマブルロジックデバイスは大面積をもってN型ウェルの単一ポリメモリーセルをカップリングする従来の技術と異なり、コストを低減して体積を縮小する長所を持つ。
【図面の簡単な説明】
【図1】 従来の単一ポリメモリーセルを表わす側面断面図である。
【図2】 この発明の第1の実施例による電気的消去可能プログラマブルロジックデバイスの正面断面図である。
【図3】 この発明の第2の実施例による電気的消去可能プログラマブルロジックデバイスの正面断面図である。
【図4】 この発明による電気的消去可能プログラマブルロジックデバイスのメモリー40におけるアレイ方式配列を表わす説明図である。
【図5】 図4におけるメモリーのレイアウトを表わす説明図である。
【図6】 この発明による電気的消去可能プログラマブルロジックデバイスのフローティングゲートのゲート電流のフローティングゲートに対する電圧の分布を表わす説明図である。
【符号の説明】
10 メモリーセル
12、22、52 基板
14 N型ウェル
16、26、56 フローティングゲート
20、50 ロジックデバイス
24、28、32、54、58a、58b、62
N型ドープ領域
30、60 コントロールゲート
34、36、64、66 酸化膜
40 メモリー
68 金属導線
Claims (30)
- メモリーのメモリーセルとして使われる電気的消去可能プログラマブルロジックデバイスであって、
P型基板と、
上記P型基板における第一N型ドープ領域と、
上記P型基板の上方において上記第一N型ドープ領域と隣接し、フローティング状態をもち、上記電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、
上記P型基板において上記第一ゲートと隣接する第二N型ドープ領域と、
上記P型基板において上記第二N型ドープ領域と電気的に接続する第三N型ドープ領域と、
上記電気的消去可能プログラマブルロジックユニットのコントロールゲートであって、上記P型基板の上方において上記第三N型ドープ領域と隣接する第二ゲートと、
上記P型基板において上記第二ゲートと隣接する第四N型ドープ領域とを含んでなることを特徴とする電気的消去可能プログラマブルロジックデバイス。 - 上記第一ゲートは、その底部に、上記P型基板と上記第一ゲートとを隔離するための第一酸化膜を含んでなることを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記第二ゲートは、その底部に、上記P型基板と上記第二ゲートとを隔離するための第二酸化膜を含んでなることを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーが、EEPROMであることを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーが、ワンタイムプログラマブルメモリーであることを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーのメモリーセルとして使われる上記複数の電気的消去可能プログラマブルロジックデバイスが、アレイの方式に配列されることを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一列における上記電気的消去可能プログラマブルロジックデバイスの第二ゲートは、互いに電気的に接続してワードラインに接続し、同一列における上記電気的消去可能プログラマブルロジックデバイスの第四N型ドープ領域は、互いに電気的に接続してソースラインに接続することを特徴とする請求項6記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、鏡面対称の方式に配置されることを特徴とする請求項6記載の電気的消去可能プログラマブルロジックデバイス。
- 上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第一N型ドープ領域を共用し、上記共用される二つの第一N型ドープ領域はビットラインと電気的に接続することを特徴とする請求項8記載の電気的消去可能プログラマブルロジックデバイス。
- 上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第四N型ドープ領域を共用し、上記共用される二つの第四N型ドープ領域はソースラインと電気的に接続することを特徴とする請求項8記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一行における上記電気的消去可能プログラマブルロジックデバイスの第一N型ドープ領域は、互いに電気的に接続してビットラインに接続することを特徴とする請求項6記載の電気的消去可能プログラマブルロジックデバイス。
- 上記第一ゲートが高閾値電圧状態において、上記メモリーセルは論理値「0」を保存し、上記第一ゲートが低閾値電圧状態において、上記メモリーセルは論理値「1」を保存することを特徴とする請求項1記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対して読み出し動作を実行する場合、上記第一N型ドープ領域は接地であり、上記第二ゲートの電圧レベルは上記第四N型ドープ領域の電圧レベルより所定値を超え、上記第二ゲートの下方におけるP型基板にチャンネルを形成させ、第三N型ドープ領域と第四N型ドープ領域とを導通させることを特徴とする請求項12記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対してプログラム動作を実行する場合、上記第一N型ドープ領域は高電圧レベルに電気的に接続し、上記第四N型ドープ領域は接地であり、上記第二ゲートには電圧が印加され、上記第一ゲートの下方におけるP型基板にチャンネルホットホールを形成させ、上記第一ゲートをプログラムすることを特徴とする請求項12記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対して消去動作を実行する場合、上記第一N型ドープ領域は高電圧レベルに電気的に接続し、上記第四N型ドープ領域は接地であり、上記第二ゲートには電圧が印加され、上記第一ゲートの下方におけるP型基板にチャンネルホットエレクトロンを形成させ、上記第一ゲートを消去することを特徴とする請求項12記載の電気的消去可能プログラマブルロジックデバイス。
- メモリーのメモリーセルとして使われる電気的消去可能プログラマブルロジックデバイスにおいて、
P型基板と、
上記P型基板における第一N型ドープ領域と、
上記P型基板の上方において上記第一N型ドープ領域と隣接し、フローティング状態をもち、上記電気的消去可能プログラマブルロジックデバイスのデータを保存する第一ゲートと、
上記P型基板において上記第一ゲートと隣接する第二N型ドープ領域と、
上記電気的消去可能プログラマブルロジックユニットのコントロールゲートであって、上記P型基板の上方において上記第二N型ドープ領域と隣接する第二ゲートと、
上記P型基板において上記第二ゲートと電気的に接続する第三N型ドープ領域とを含んでなることを特徴とする電気的消去可能プログラマブルロジックデバイス。 - 上記第一ゲートは、その底部に、上記P型基板と上記第一ゲートとを隔離するための第一酸化膜を含んでなることを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記第二ゲートは、その底部に、上記P型基板と上記第二ゲートとを隔離するための第二酸化膜を含んでなることを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーが、EEPROMであることを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーが、ワンタイムプログラマブルメモリーであることを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーのメモリーセルとして使われる上記複数の電気的消去可能プログラマブルロジックデバイスが、アレイの方式に配列されることを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一列における上記電気的消去可能プログラマブルロジックデバイスの第二ゲートは、互いに電気的に接続してワードラインに接続し、同一列における上記電気的消去可能プログラマブルロジックデバイスの第三N型ドープ領域は、互いに電気的に接続してソースラインに接続することを特徴とする請求項21記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、鏡面対称の方式に配置されることを特徴とする請求項21記載の電気的消去可能プログラマブルロジックデバイス。
- 上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第一N型ドープ領域を共用し、上記共用される二つの第一N型ドープ領域はビットラインと電気的に接続することを特徴とする請求項23記載の電気的消去可能プログラマブルロジックデバイス。
- 上記同一行における隣り合った二列の電気的消去可能プログラマブルロジックデバイスは、その隣り合った二つの第三N型ドープ領域を共用し、上記共用される二つの第三N型ドープ領域はソースラインと電気的に接続することを特徴とする請求項23記載の電気的消去可能プログラマブルロジックデバイス。
- 上記アレイの方式に配列される複数の電気的消去可能プログラマブルロジックデバイスにおいて、同一行における上記電気的消去可能プログラマブルロジックデバイスの第一N型ドープ領域は、互いに電気的に接続してビットラインに接続することを特徴とする請求項21記載の電気的消去可能プログラマブルロジックデバイス。
- 上記第一ゲートが高閾値電圧状態において、上記メモリーセルは論理値「0」を保存し、上記第一ゲートが低閾値電圧状態において、上記メモリーセルは論理値「1」を保存することを特徴とする請求項16記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対して読み出し動作を実行する場合、上記第一N型ドープ領域は接地であり、上記第二ゲートの電圧レベルは上記第三N型ドープ領域の電圧レベルより所定値を超え、上記第二ゲートの下方におけるP型基板にチャンネルを形成させ、第二N型ドープ領域と第三N型ドープ領域とを導通させることを特徴とする請求項27記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対してプログラム動作を実行する場合、上記第一N型ドープ領域は高電圧レベルに電気的に接続し、上記第三N型ドープ領域は接地であり、上記第二ゲートには電圧が印加され、上記第一ゲートの下方におけるP型基板にチャンネルホットホールを形成させ、上記第一ゲートをプログラムすることを特徴とする請求項27記載の電気的消去可能プログラマブルロジックデバイス。
- 上記メモリーセルに対して消去動作を実行する場合、上記第一N型ドープ領域は高電圧レベルに電気的に接続し、上記第三N型ドープ領域は接地であり、上記第二ゲートには電圧が印加され、上記第一ゲートの下方におけるP型基板にチャンネルホットエレクトロンを形成させ、上記第一ゲートを消去することを特徴とする請求項27記載の電気的消去可能プログラマブルロジックデバイス。
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