CN101106134B - 存储器晶胞、集成电路 - Google Patents
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Abstract
本发明提供一种非易失性存储器晶胞及其制造方法。非易失性存储器晶胞包括：浮动栅，其位于半导体基底上方；第一电容，其包括第一电极板、浮动栅和电介质，电介质位于第一电极板和浮动栅之间；第二电容，其包括第二电极板、浮动栅和电介质，电介质位于第二电极板和浮动栅之间；第三电容，其包括第三电极板和第四电极板，其中第三电极板和第四电极板分别形成于半导体基底上的不同的金属层中；第一电容的第一电极板包括位于半导体基底中的第一掺杂区和第二掺杂区。非易失性存储器晶胞还包括晶体管，其包括位于半导体基底上方的栅电极，其中晶体管的源/漏极区连接至晶体管的第一掺杂区。
Description
技术领域
本发明涉及一种半导体元件，特别涉及一种存储器晶胞，且更特别涉及一种非易失性存储器晶胞(non-volatile memory cell)的结构及其制造方法。
背景技术
非易失性存储器可将保存的信息储存于存储器晶胞中，甚至当电源关闭时，信息仍能储存于存储器晶胞中。非易失性存储器的制造，典型的可利用标准互补式金氧半晶体管为主的逻辑处理(standard CMOS-based logicprocess)作为起始制造步骤。接着，在逻辑处理中加上额外的处理步骤来制造非易失性存储器。上述额外的处理步骤例如为包括沉积第二多晶硅和调整掺杂不纯物的接面等步骤。将“非易失性存储器”的特殊处理与标准CMOS为主的逻辑处理结合导致增加了复杂度。相反地，嵌入式(embedded)非易失性存储器的技术通常落后于先进的逻辑处理几个时代(generation)。为了达到系统芯片(system-on-chip，SOC)的嵌入非易失性存储器的需求，通常设计团队别无选择，只能接受通常落后于现今先进的标准逻辑处理两或三个时代的逻辑处理，且其处理中需额外增加七至八层掩模。该先前技术不仅典型地增加了芯片成本，而且降低了最先进逻辑处理可达到的快速且最佳的效果。
同样地，由于循环地操作非易失性存储器会导致二氧化硅质量的下降，先前技术会使非易失性存储器晶胞的元件受到较高的写入(program)和抹除(erase)电压，典型地加速二氧化硅质量的下降，因此降低了非易失性存储器晶胞的性能及可靠度。
非易失性存储器结构及制造方法因此被探索出来以解决上述问题。美国专利号第6,788,574号专利公开了一种非易失性存储器晶胞400。图1表示俯视图。非易失性存储器晶胞400包括隧道电容(tunneling capacitor)406、耦合电容(coupling capacitor)402和读取晶体管404。上述三个元件共享一个共享浮动栅(floating gate)408。耦合电容402和隧道电容406的薄板面对于浮动栅408，耦合电容402和隧道电容406的薄板分别利用连接金氧半晶体管(MOS)的源/漏极而形成。晶体管404利用浮动栅408做为栅极。结合隧道电容406的耦合电容402形成可操作的储存电荷元件，以帮助写入(program)和抹除(erase)储存于非易失性存储器晶胞400中的数据。因此，写入/抹除动作于电源关闭后仍能保留储存数据，当存储器电源接通后，读取动作可允许检测之前储存的数据。在读取动作期间，利用读取晶体管404检测储存的数据。
在一个实施例中，非易失性存储器的写入和抹除动作可利用电子穿遂过隧道电容406以进入和移出浮动栅408而达成，从而改变存储器晶胞的电荷储存状态。举例来说，为了写入非易失性存储器晶胞400，要在节点410上外加正电压，且同时节点412接地。由于耦合电容402和隧道电容406的电容值耦合，隧道电容406的两边产生了大幅度的电压下降，导致其两薄板之间产生大电场。当电场高到足以产生FN穿隧效应(Fowler Nordheim tuneling)时，电子可从有源区414穿过位于浮动栅408与其下的有源区414之间的絶缘材料，且注入浮动栅408。
相反地，在节点412上外加正电压且同时将节点410接地，位于浮动栅408中的电子可穿隧出浮动栅408，因此降低了位于浮动栅中的负电荷。
然而，如图1所示的非易失性存储器晶胞400具有一些缺点。非易失性存储器晶胞400并未与位于同一存储器阵列中的其它存储器晶胞隔开，因此位于同一存储器阵列中的非易失性存储器晶胞会互相影响。假设存储器晶胞处于晶体管404开启的状态，在读取同一存储器阵列中其它的非易失性存储器晶胞的期间，电流会持续地流过晶体管404。对于存储器阵列来说，不希望出现此电流，且会把此电流视为漏电。为了降低漏电，每一个存储器晶胞优选包含逻辑电路以控制其操作。结果增加了包含存储器晶胞和逻辑电路的芯片总面积。典型地，总面积可变大500μm2。此外，在写入和抹除动作期间，所有的电子穿隧过同一个隧道电容406。不仅影响了存储器晶胞的可靠度，而且增加了过度写入(over-programming)和/或过度抹除(over-erasing)的可能性。
因此有需要一种改良过的非易失性存储器晶胞，其具有较低的漏电和较小的芯片面积。
发明内容
为实现发明的上述目的，本发明提供一种非易失性存储器晶胞，包括：浮动栅，其位于半导体基底上方；第一电容，其包括第一电极板、上述浮动栅和电介质，上述电介质位于上述第一电极板和上述浮动栅之间，上述第一电极板包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述半导体基底中；第二电容，其包括第二电极板、上述浮动栅和电介质，上述电介质位于上述第二电极板和上述浮动栅之间，其中第二电极板位于上述半导体基底中；写入栅极，连接上述第二电极板；第三电容，其包括第三电极板、金属层间介电层和第四电极板，上述第三电极板和上述第四电极板分别形成于上述半导体基底上的不同的金属层中，并且上述第三电极板与上述浮动栅电连接，且第四电极板电连接至抹除栅极；上述非易失性存储器晶胞进一步包括晶体管，该晶体管包括：栅极，其位于上述半导体基底上方；第一源/漏极区和第二源/漏极区，其大体上对准于上述栅极的两相对侧壁，上述第二源/漏极区连接至上述第一电容的上述第一掺杂区。
本发明所述的存储器晶胞，其中上述晶体管为NMOS晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中的P型阱区。
本发明所述的存储器晶胞，其中上述晶体管为PMOS晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中的N型阱区。
本发明所述的存储器晶胞，其中上述第三电容具有的电容值为上述第一电容的电容值的0.1倍至1000倍。
本发明所述的存储器晶胞，其中上述第二电容的第二电极板包括第三掺杂区和第四掺杂区，上述第三掺杂区和上述第四掺杂区位于上述栅极的相对侧边上，上述第三掺杂区和上述第四掺杂区以导电物互相连接。
本发明所述的存储器晶胞，其中上述第三掺杂区和上述第四掺杂区分别包括金属，上述金属选自包含P型材料和N型材料的族群。
本发明所述的存储器晶胞，其中上述晶体管的上述栅极连接至存储器阵列的选择线。
本发明所述的存储器晶胞，其中上述第三电容具有金属-絶缘体-金属的电容结构。
为实现发明的另一目的，本发明提供一种集成电路，包括非易失性存储器晶胞，该非易失性存储器晶胞包括：第一有源区和第二有源区，其位于半导体基底中；第一介电层，其位于上述第一有源区上方；第二介电层，其位于上述第二有源区上方；第一导体，其跨越上述第一有源区和上述第二有源区，上述第一导体和上述第一有源区被上述第一介电层隔开，上述第一导体和上述第二有源区被上述第二介电层隔开；上述第一有源区和上述第二有源区分别包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述第一导体的两相对侧壁，位于上述第二有源区的上述第一掺杂区和上述第二掺杂区互相连接；第三介电层，其位于上述第一有源区上方；第二导体，其位于上述第三介电层上方；第一源/漏极区和第二源/漏极区，其位于上述半导体基底中，且大体上对准于上述第二导体的两相对侧壁，上述第二源/漏极区与上述第一有源区中的上述第一掺杂区相互电耦合；电容，其包括底电极板和顶电极板，上述底电极板和上述顶电极板位于金属层中，上述底电极板和上述顶电极板的其中之一电连接至上述第一导体。
本发明所述的集成电路，其中上述第一介电层和上述第二介电层形成连续的介电层。
通过在金属层中形成电容，可以节省芯片面积。另外，上述晶体管用以隔絶位于同一存储器阵列中的存储器晶胞与其它存储器晶胞。因此降低了存储器阵列的漏电。此外，利用不同的电容来执行写入和抹除动作，可以改善存储器晶胞的可靠度。
附图说明
图1为公知的非易失性存储器晶胞。
图2为本发明最佳实施例的立体图。
图3为图2所示的本发明最佳实施例的剖面图。
图4、图5为图2所示的本发明最佳实施例的等效电路示意图。
图6至图12为本发明最佳实施例的非易失性存储器的中间处理剖面图。
具体实施方式
以下利用处理剖面图，来更详细地说明本发明最佳实施例的存储器晶胞及其制造方法，在本发明各实施例中，相同的符号表示相同的元件。
本发明提供一种新颖的非易失性存储器晶胞及其形成方法。操作方式和实施例讨论如后所述，在本发明各实施例中，相同的符号表示相同的元件。
参照图2，其表示非易失性存储器晶胞100的立体图，其包括晶体管102、第一电容(也可视为穿隧抹除电容)104、第三电容(也可视为耦合电容)106和第二电容(也可视为穿隧写入电容)108。第一电容104和第二电容108共同使用一个共享浮动栅FG。非易失性存储器晶胞100包括两个区域：A区域，其包括晶体管102和第一电容104；以及B区域，其包括第二电容108。
参照图3，其表示非易失性存储器晶胞100的剖面图，其中A区域和B区域的剖面图分别是沿图2中的D-D’切线和E-E’切线的剖面图。为简化起见，虽然A区域和B区域的剖面图可为不同的平面，之后所述的A区域和B区域的剖面图以同一平面图来表示。需要注意的是浮动栅FG横跨于A区域和B区域，从而形成第一电容104和第二电容108的两薄板的其中一个薄板。掺杂区118、掺杂区119和介于掺杂区118和119之间的阱区112形成电容104的另一个薄板。浮动栅FG与电容106的一个薄板互相连接，电容106的另一个薄板连接至抹除栅极(erase gate，EG)。掺杂区126和128互相连接从而形成电容108的另一个薄板，且连接至写入栅极(program gate，PG)。晶体管102的栅极132连接至存储器阵列的选择栅极(select gate，SG)，选择栅极SG用于控制被选择的非易失性存储器晶胞100。位线(bitline，BL)用于检测非易失性存储器晶胞100的储存状态。
图4表示存储器晶胞100的部分等效电路示意图，包括电容104、106和108。电容104、106和108符号的尺寸分别表示其电容值的大小。在操作存储器晶胞100期间，对源极115、抹除栅极EG和写入栅极PG等节点外加不同的电压，且浮动栅FG上的电压可以依上述不同的外加电压来计算出来。假设浮动栅储存净电荷Qnet，其存在以下关系式：
Q104+Q106+Q108＝Qnet [关系式1]
其中Q104、Q106和Q108分别为储存于电容104、106和108中的电荷。浮动栅FG、源极115、抹除栅极EG和写入栅极PG等节点的电压分别标为VFG、VS、VEG和VPG，且电容104、106和108的电容值分别标为C104、C106和C108。因此，关系式1可重新改写为：
(VFG-VS)C104+(VFG-VEG)C106+(VFG-VPG)C108＝Qnet[关系式2]
以及，
VFG＝(Qnet+(VSC104+VEGC106+VPGC108))/(C104+C106+C108)[关系式3]
因此，浮动栅FG上的电压VFG可由关系式3求得，且存储器晶胞100的操作条件可依上述关系式决定。
在最佳实施例中，抹除和写入动作是利用FN穿隧效应(Fowler Nordheimtunneling，FN tunneling)进行的，写入动作典型地被定义为将电子从浮动栅中移出。相反地，抹除动作是将电子导入浮动栅中。本领域技术人员应当了解“抹除”和“写入”为本技术的用词，且可被赋予不同的定义。
电子可依照源极115、抹除栅极EG和写入栅极PG等节点的外加电压而穿隧移入或移出浮动栅。表1表示读取(read)、写入(program)和抹除(erase)的设定电压范例，其中VSG为外加于选择栅极SG的最佳电压，VBL为外加于位线BL的最佳电压，以及VB为外加于存储器晶胞100位于其上的半导体基底的最佳电压。
表1
| 电压(V) | V<sub>SG</sub>(V) | V<sub>PG</sub>(V) | V<sub>EG</sub>(V) | V<sub>BL</sub>(V) | V<sub>S</sub>(V) | V<sub>B</sub>(V) |
| 抹除 | 0 | 9 | 9 | 0 | 0 | 0 |
| 电压(V) | V<sub>SG</sub>(V) | V<sub>PG</sub>(V) | V<sub>EG</sub>(V) | V<sub>BL</sub>(V) | V<sub>S</sub>(V) | V<sub>B</sub>(V) |
| 写入 | 0 | 9 | 0 | 0 | 0 | 0 |
| 读取 | 2.2 | 0 | 0 | 0.8 | 0 | 0 |
为了降低写入和抹除的需求电压，第三电容106优选具有比第一电容104和第二电容108大的电容值。为了方便讨论起见，之后所述的C104、C106和C108假设具有总电容值C，且C104和C108的电容值分别假设为0.08C和0.02C，以及C106的电容值假设为0.9C。因此关系式3可简化为：
VFG＝Qnet/C+(0.08VS+0.9VEG+0.02VPG)[关系式4]
从表1可以发现在写入动作期间，VPG＝9V、VEG＝0V、VS＝0V，因此，
VFG＝Qnet/C+(0.08*0+0.9*0+0.02*9)＝Qnet/C+0.018V [关系式5]
假设Qnet在写入动作之前为0，VFG大约等于0.018V。由于VPG＝9V，在节点PG的电压VPG高于电压VFG约7.82V，上述足够高的电压VPG可于电容108中产生FN穿隧效应。因此电子穿隧通过电容108，从浮动栅FG移出且进入写入栅极PG。
浮动栅FG在失去电子后，包含较多的正电荷，且Qnet增加。从关系式5可知，当Qnet增加时，VFG升高，且节点PG和FG的电压差下降。当节点PG和FG的电压差(VPG-VFG)下降到小于产生FN穿隧效应的所需电压时，停止产生FN穿隧效应。
另一方面，在写入动作开始时，外加于电容104的电压差(VFG-VS)约等于0.018V，不足以产生另一方向的FN穿隧效应。在写入动作期间，VFG升高。然而，电压差(VFG-VS)仍低于FN穿隧效应所需的电压。因此，在写入动作期间的净效应为浮动栅FG包含越来越多的正电荷。
可将表1的外加电压代入关系式3而求得抹除动作。从表1可知，在抹除动作中，VPG＝9V、VEG＝9V且VS＝0V，因此，
VFG＝Qnet/C+(0.08*0+0.9*9+0.02*9)＝Qnet/C+8.28V [关系式6]
假设在抹除动作开始时，Qnet/C为正值，电压差(VFG-VS)高于8.28V，上述足够高的电压可在电容104中产生FN穿隧效应。因此电子穿隧通过电容104进入浮动栅FG。由于电子进入浮动栅，而其电压VFG降低，直到浮动栅的净电荷Qnet的降低导致电压差(VFG-VS)低于FN穿隧效应所需的电压时，停止产生FN穿隧效应。
另一方面，VPG具有高的电压，因此电压差(VPG-VFG)低于FN穿隧效应所需的电压。因此，并无电子穿隧通过电容108。同样地，由于VEG等于VPG，并无电子穿隧通过电容106。
值得注意的是，上述的分析只是大致上提供了本发明最佳实施例可能的操作方式之一，实际的操作方式可能不同或可能更为复杂。因此，上述的讨论并非限制本发明。
在最佳实施例中，选择电压VPG、VEG和VS从而使电容104和108的穿隧效应在写入或抹除动作进行一段时间之后停止。在另一实施例中，在写入和/或抹除动作期间，FN穿隧效应不会随时间经过而停止。然而，穿隧进入浮动栅FG的电子数等于穿隧移出浮动栅FG的电子数，会达到一种动态的平衡，所以净电荷Qnet仍保持未充电的状态。
图5表示读取动作的等效电路示意图，其包括晶体管102和第一电容104。从表1可知VPG＝9V、VEG＝0V、VS＝0V，因此，关系式3变为：
VFG＝Qnet/C [关系式7]
关系式7表示浮动栅FG的电压VFG根据储存的电荷而定。从前述讨论可知，抹除动作进行时，浮动栅FG是容纳空穴，因此VFG为正值；以及在写入动作进行时，浮动栅FG是容纳电子，因此VFG为负值。参照图5，当VSG＝2.2V时，晶体管102为开启状态。假设浮动栅FG具有正电荷，其可调整节点118和119之间通道区的导通状态(参照图2)，因此节点118和119之间存在导通的通道区。当VBL＝8V、VS＝0V时，举例来说，电流大小为数十微安培(micro-amps)的电流IBL，从位线BL节点流至源极115节点。相反地，假设浮动栅FG具有负电荷，且VFG为负值，则节点118和119之间并不存在导通的通道区，且电流IBL很低，约为毫微安培(pico-amps)。因此，通过检测电流IBL来检测浮动栅FG和存储器晶胞100的状态。
由关系式3可知，所需电压与电容104、106和108所对应的电容值有关。假设电容106所对应的电容值降低，则需增加写入和抹除动作的电压。为了降低写入和抹除动作的电压，需要具有较大电容值的电容106，即电容106会占据较大的面积。因此，写入/抹除动作的电压与芯片面积之间互相权衡。
在本发明最佳实施例中，晶体管102(参照图2)将存储器晶胞与其余位于同一存储器阵列中未被选择的存储器晶胞隔开。由于关闭晶体管102，在存储器晶胞未被选择的情形下，没有电流从存储器晶胞流出。因此，存储器晶胞不需要控制电路。这样可以降低单位存储器晶胞的芯片面积。此外，分别通过电容104和108执行写入和抹除动作，可改善存储器晶胞的可靠度。
图6至图12表示本发明最佳实施例的非易失性存储器的中间处理剖面图。再次提醒，为了方便表示，以平面图来表示A区域和B区域的剖面图(参照图3)，其中A区域和B区域的剖面图分别为沿图2中的D-D’切线和E-E’切线的剖面图。参照图2以得知各元件标号所对应的元件的几何位置。
参照图6，提供基底111。基底111优选包括例如硅的半导体材料，然而也可使用其它的半导体材料。基底111优选为P型。另一实施例中，基底111可包括N型基底。可选择性地形成N型的阻障层(未图示)。
如图7所示，在本发明最佳实施例中，可利用微影技术形成图案化光致抗蚀剂113。接着执行N型不纯物掺杂步骤从而在B区域中形成N型阱区114。N型阱区114优选包括锑(antimony)和/或砷(arsenic)，用来中和P型基底111中的P型不纯物且使掺杂区反转为N型。由于光致抗蚀剂113遮蔽A区域，使得A区域维持P型导电类型，可视为P型阱区112。然后移除光致抗蚀剂113。在另一实施例中，A区域未被光致抗蚀剂遮蔽，在执行N型不纯物掺杂步骤后，形成N型阱区。
参照图8，其表示栅极电介质134和136、栅极132、浮动栅FG和栅极间隙壁121的形成。其形成步骤为本技术领域所熟知，因此在此不做重复叙述。值得注意的是，栅极电介质136的材质和厚度部分地决定了穿隧效应的所需电压。熟于此工艺的人员可以经由一般的实验找到适当的材料和厚度。在最佳实施例中，栅极136包括氧化物，且具有厚度，其值约介于
至栅极136也可为例如氧化物-氮化物-氧化物的组合结构。浮动栅FG优选延伸贯穿A区域和B区域(参照图2)，然而浮动栅FG也可分别形成于A区域和B区域且通过导线连接。电容104和108的电容值分别由其与浮动栅FG重迭的面积以及位于A区域和B区域下方的阱区(well region)面积来决定。电容106的电容值优选为电容104电容值的0.1至1000倍，更优选为电容104电容值的90至95倍。电容106的电容值优选为电容108电容值的0.1至100000倍，更优选为电容108电容值的100至1000倍。必须注意的是，不同的电容比值可导致例如FN穿隧效应和热载子注入穿隧效应(HCItunneling)不同的操作机制。
参照图9，其表示掺杂区118、119、124、126和128的形成。在最佳实施例中，区域112为P型阱区，则掺杂区118、119和124为N型。在另一实施例中，掺杂区118、119和124为P型。然而，掺杂区126和128可有任意导电类型的组合，且更优选一个为N型而另一个为P型。熟于此工艺的人员应该能够了解N型掺杂区和P型掺杂区优选为利用光致抗蚀剂做为屏蔽而分别掺杂形成(未图示)。
参照图9，其同样表示层间介电层(ILD)140和接触插塞的形成，其包括连接至浮动栅FG的接触插塞142。请注意例如硅化物区和接触停止层等此技术领域常见的元件，在此省略不提。同时形成接触插塞143来连接掺杂区126和128。
图10和图11表示电容106的形成。参照图10，形成底电极板146。在最佳实施例中，利用公知的镶嵌处理来形成电容106。优选地，第一介电层144形成于层间介电层140的上方。在第一介电层144中形成多个开口，然后以导电材料填充开口，导电材料优选为铜或铜合金。进行平坦化步骤来移除过量的导电材料，从而留下底电极板146和连接至掺杂区126和128的金属线145。
参照图10，形成金属层间介电层(IMD)148。金属层间介电层(IMD)148优选地具有高介电常数值(k)，以至于电容106具有高电容值。然而，可利用低介电常数材料在同一芯片上同时形成其它电路。在金属层间介电层148上形成介电层149，以及优选通过镶嵌处理来在介电层149中形成顶电极板150。
通过上述处理而形成的电容106典型地为金属层-絶缘层-金属层电容(MIM capacitor)。在另一实施例中，电容106可具有金属层-氧化层-金属层(MOM)结构。如图11所示的结构可以发现，电容仅形成于电极板146和150垂直隔开的空间之间。然而，介电层148典型地具有厚度，其值为数千
因此限制了形成大电容的能力。金属层-氧化层-金属层(MOM)电容通过在同一金属层中形成额外的电容来解决此问题。图12表示一种包括金属层-氧化层-金属层(MOM)电容的存储器晶胞。
每一层金属层中包括形成的多个电容和多个金属条状物152和154。当交互的金属条状物互相连接时，相邻的金属条状物被隔絶从而形成基底电容。换句话说，所有的金属条状物152互相连接，且所有的金属条状物154互相连接。位于下方金属层的任一金属条状物未连接至位于其正上方的金属条状物，从而垂直地形成基底电容。因此，任一金属条状物不只与其上/其下的金属条状物形成基底电容，而且与相邻的金属条状物形成基底电容。总电容值为所有基底电容的电容值相加。由于相邻的金属条状物可具有较窄的间隙，举例来说，约为
或小于
其总电容值大于占据同样面积的金属层-絶缘层-金属层电容(MIM capacitor)。熟于此工艺的人员应该能够了解金属层-氧化层-金属层(MOM)电容的形成步骤。
如图11和图12所示的结构，电容106仅形成于第一和第二层金属层中。然而，电容106也可形成于任两相邻的金属层中。
如图11和图12的最终结构，顶电极薄板连接至抹除栅极EG，金属线145连接至电压源PG。源极线SL连接至掺杂区119，且位线BL连接至掺杂区124。栅极132连接至存储器阵列的选择线(未图示)。
形成电容106的优点之一为，由于电容106形成于金属层中，相较于公知的闪存晶胞的平面电容结构，存储器晶胞100具有垂直的电容结构。因此节省了芯片面积。此外，利用选择晶体管，隔絶存储器晶胞与位于同一存储器阵列中的其它存储器晶胞。因此降低了存储器阵列的漏电。此外，利用不同的电容来执行写入和抹除动作，可以改善存储器晶胞的可靠度。
虽然本发明已以最佳实施例公开如上，然其并非用以限定本发明，任何熟悉此项工艺的人员，在不脱离本发明的精神和范围内，可做些许改动与润饰，因此本发明的保护范围应该为附上的权利要求所限定的为准。
Claims (8)
1.一种存储器晶胞，其特征在于，包括：
半导体基底；
浮动栅，其位于上述半导体基底上方；
第一电容，其包括第一电极板、上述浮动栅和电介质，上述电介质位于上述第一电极板和上述浮动栅之间，上述第一电极板包括第一掺杂区和第二掺杂区，上述第一掺杂区和上述第二掺杂区位于上述半导体基底中；
第二电容，其包括第二电极板、上述浮动栅和电介质，上述电介质位于上述第二电极板和上述浮动栅之间，其中第二电极板位于上述半导体基底中；
写入栅极，连接上述第二电极板；
第三电容，其包括第三电极板、金属层间介电层和第四电极板，上述第三电极板和上述第四电极板分别形成于上述半导体基底上的不同的金属层中，并且上述第三电极板与上述浮动栅电连接，且第四电极板电连接至抹除栅极；以及
晶体管，其包括：栅极，其位于上述半导体基底上方；第一源/漏极区和第二源/漏极区，其大体上对准于上述栅极的两相对侧壁，上述第二源/漏极区连接至上述第一电容的上述第一掺杂区。
2.如权利要求1所述的存储器晶胞，其特征在于，上述晶体管为NMOS晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中的P型阱区。
3.如权利要求1所述的存储器晶胞，其特征在于，上述晶体管为PMOS晶体管，上述第一源/漏极区和上述第二源/漏极区形成于上述半导体基底中的N型阱区。
4.如权利要求1所述的存储器晶胞，其特征在于，上述第三电容具有的电容值为上述第一电容的电容值的0.1倍至1000倍。
5.如权利要求1所述的存储器晶胞，其特征在于，上述第二电容的第二电极板包括第三掺杂区和第四掺杂区，上述第三掺杂区和上述第四掺杂区位于上述栅极的相对侧边上，上述第三掺杂区和上述第四掺杂区以导电物互相连接。
6.如权利要求5所述的存储器晶胞，其特征在于，上述第三掺杂区和上述第四掺杂区分别包括金属，上述金属选自包含P型材料和N型材料的族群。
7.如权利要求1所述的存储器晶胞，其特征在于，上述晶体管的上述栅极连接至存储器阵列的选择线。
8.如权利要求1所述的存储器晶胞，其特征在于，上述第三电容具有金属-绝缘体-金属的电容结构。
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