JP5027441B2

JP5027441B2 - 半導体装置

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Publication number: JP5027441B2
Application number: JP2006132850A
Authority: JP
Inventors: 猛戸田
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-05-11
Filing date: 2006-05-11
Publication date: 2012-09-19
Anticipated expiration: 2026-05-11
Also published as: JP2007305792A; US20070262453A1; US7732895B2

Description

本発明は半導体装置に関し、特にカスタマの仕様に応じて製造される半導体装置（所謂ＡＳＩＣ(Application Specific Integrated Circuit)）における抵抗素子および容量素子に関する。

ＡＳＩＣは、多数のトランジスタ素子、抵抗素子および容量素子をカスタマの仕様に応じて回路接続して構成されるが、その方式としてセルベース方式、マスタスライス方式等が知られている。例えば、マスタスライス方式としては特許文献１に開示されている。

ＡＳＩＣは少量多品種であるため、カスタマからはその開発期間の短縮およびコスト削減の要求が益々高まってきている。かかる要求に対応するものとしてストラクチャードＡＳＩＣと呼ばれるものがある。

このＡＳＩＣは、配線層の全部をカスタマの仕様に応じて変更するのではなく、電源ライン、基本ロジックセル配線、マクロ配線等は所謂共通層として半導体メーカ側が予め作りこんでおき、これに対してカスタマの仕様に応じて入出力配線やロジック間配線等を所謂カスタマイズ層として形成し所期の半導体回路を実現するものである。

所期の半導体回路の実現のためには、トランジスタの他に所望の抵抗値や容量値を有する抵抗素子や容量素子も必要となるが、これら受動素子の構造としても、例えば特許文献２乃至４のものが知られている。
特開２０００−３０７０６２号特開２００４−５０７１０５号特開２００４−１９３６０２号米国特許公報第２００５／００８２６３９号

このように、ＡＳＩＣに対する益々高まる開発期間の短縮およびコスト削減の要求に対処するためには、トランジスタ等の能動素子に対する回路配線のみならず抵抗や容量のような受動素子に対する回路配線を含めたトータルな解決策が必要あり、そのための手法が望まれている。

本発明による半導体装置は、配線層として、半導体メーカ側が用意する共通層とカスタマの仕様に基づくカスタマイズ層とからなるストラクチャードＡＳＩＣ方式であって、カスタマイズ層として供される配線層に層間絶縁膜に、下部導電体膜、その上の誘電体膜、およびさらにその上の上部導電体膜でなる積層体が埋め込まれていることを特徴としている。

すなわち、本発明では、抵抗や容量のための基本構造となる積層体をカスタマイズ層の一部としてカスタマに開放している。積層体に対する結線は、カスタマイズ層と共通層との間がカスタマイズ層における層間絶縁膜にビアを選択的に形成して接続されるので、このビア形成を利用して行うことができる。

つまり、積層体の上部および／または下部導電体膜に対するビアの形成位置および／または個数をカスタマイズ用のビアと共に形成し、カスタマが必要とする抵抗値や容量値を有する容量素子や抵抗素子が形成される。

なお、上記積層体は、カスタマイズ層における層間絶縁膜に埋め込む代わりに、共通層を構成する層間絶縁膜に複数個を埋め込んだ構成としてもいい。この場合、各積層体は全て同一構造とされ、カスタマイズ層との結線のためのビアの位置および／または個数により抵抗素子も容量素子もそれらの値を含めて比較的自由に形成される。

本発明の実施の一形態を図面を参照して以下に説明する。本実施の形態の半導体装置１００は、いわゆるマスタスライス方式のＬＳＩ(Large Scale Integration)からなる。このため、図１(ｃ)に示すように、半導体装置１００は、共用層１１０とカスタマイズ層１２０を有しており、共用層１１０にカスタマイズ層１２０が積層されている。

共用層１１０は、半導体基板１１１と多層構造の層間膜１１２を有している。これらの半導体基板１１１と層間膜１１２との内部にトランジスタ等の素子を含む各種の半導体回路１１３が形成されている。

カスタマイズ層１２０も多層構造の層間膜を有している。カスタマイズ層１２０の内部には各種の配線１３０が形成されている。共用層１１０とカスタマイズ層１２０には、配線１３０の一部として各種のビア１３１が形成されている。

そこで、カスタマイズ層１２０の配線１３０は、ビア１３１により共用層１１０の半導体回路１１３と接続されている。なお、このようなビア１３１は、例えば、層間膜にビアホールを形成し、そこに金属などの導電体を充填することで形成される。

ただし、本実施の形態の半導体装置１００は、図１ないし図６に示すように、カスタマイズ層１２０に容量素子１４０と複数種類の抵抗素子１４１〜１４４も形成されている。

これらの容量素子１４０と抵抗素子１４１〜１４４とは、同一構造の積層体１５０を有している。この積層体１５０は、下部電極１５１と誘電体膜１５２と上部電極１５３とを有しており、これらが順番に積層されている。

そして、本実施の形態の半導体装置１００では、上述の積層体１５０にビア１３１で配線１３０が接続される構造が相違することにより、容量素子１４０と複数種類の抵抗素子１４１〜１４４とが形成されている。

より詳細には、カスタマイズ層１２０は、第一カスタマイズ層１２１と第二カスタマイズ層１２２とを有しており、第一カスタマイズ層１２１に第二カスタマイズ層１２２が積層されている。

第一カスタマイズ層１２１は、図１(ｃ)に示すように、多数の積層体１５０が形成されている。第一カスタマイズ層１２１と共用層１１０とに、ビア１３１が形成されている。第二カスタマイズ層１２２に、配線１３０が形成されている。

第一カスタマイズ層１２１も多層構造に形成されており、そこに形成されている積層体１５０は、前述のように同一構造に形成されている。つまり、複数の積層体１５０の下部電極１５１が同一の平面形状に形成されて同層に位置しており、複数の積層体１５０の上部電極１５３が同一の平面形状に形成されて同層に位置している。そして、複数の積層体１５０の下部電極１５１と上部電極１５３とが同一の積層構造に積層されている。

なお、図２ないし図６に示すように、積層体１５０の下部電極１５１と上部電極
１５３とは細長形状に各々形成されている。そして、下部電極１５１の長手方向の
両端が上部電極１５３の両端より外側まで突出している。

下部電極１５１の両端に一対のビア１３１が個々に接続されているとともに、上部電極１５３の両端に一対のビア１３１が個々に接続されている。そして、これらのビア１３１に対する配線１３０の接続構造が相違することにより、容量素子１４０と複数種類の抵抗素子１４１〜１４４とが形成されている。

なお、本実施の形態の半導体装置１００では、複数の積層体１５０が一個の誘電体膜１５２を共用している。また、積層体１５０の下部電極１５１と上部電極１５３とは、各々所定の抵抗値を発生するように、例えば、チタンやチタン窒化物、タンタルやタンタル窒化物といった材料により、縦１〜５００μｍ、横１〜５００μｍ、厚さ３０〜３００ｎｍ、なおかつ下部電極１５１は上部電極１５３の縦横の大きさよりも０．５μｍ以上大きい寸法に形成されている。

上述のような構成において、本実施の形態の半導体装置１００は、いわゆるストラクチャードＡＳＩＣ方式で形成されている。このため、図１に示すように、共用層１１０には各種の半導体回路１１３が固定的に形成されている。一方、カスタマイズ層１２０は機器メーカなどのカスタマの要望に対応してカスタマイズされる。

そして、本実施の形態の半導体装置１００では、カスタマイズ層１２０に配線１３０だけではなく容量素子１４０や抵抗素子１４１〜１４４も形成される。より詳細には、カスタマイズ層１２０が第一カスタマイズ層１２１と第二カスタマイズ層１２２とに服されている。

第二カスタマイズ層１２２は、従来と同様に機器メーカなどのカスタマの要望に対応して各種の配線１３０が形成される。しかし、第一カスタマイズ層１２１は、多数の積層体１５０が配列されて形成される。そして、その積層体１５０にカスタマの要望に対応して配線１３０が接続されることにより、容量素子１４０や抵抗素子１４１〜１４４が形成される。

このため、本実施の形態の半導体装置１００では、共通の積層体１５０から容量素子１４０や抵抗素子１４１〜１４４を自在に形成することができるので、生産性が良好な構造を提供することができる。

特に、本実施の形態の半導体装置１００では、積層体１５０の下部電極１５１と上部電極１５３とに対するビア１３１の接続構造も共通している。そして、第二カスタマイズ層１２２に形成する配線１３０の構造を相違させるだけで、容量素子１４０や抵抗素子１４１〜１４４が形成されている。このため、ビア１３１の製造工程を共通化することができるので、さらに生産性が良好な構造とすることができる。

より具体的には、図２に示すように、一対の配線１３０ａ,１３０ｂの一方を積層体１５０の下部電極１５１に接続するとともに、一対の配線１３０ａ,１３０ｂの他方を上部電極１５３に接続することにより、容量素子１４０が形成される。

また、図３に示すように、一対の配線１３０ｃ,１３０ｄの一方を下部電極１５１と上部電極１５３との一端に接続するとともに、一対の配線１３０ｃ,１３０ｄの他方を下部電極１５１と上部電極１５３との他端に接続することにより、第一の抵抗素子１４１が形成される。

また、図４に示すように、一対の配線１３０ｅ,１３０ｆの一方を上部電極１５３の一端に接続するとともに、一対の配線１３０ｅ,１３０ｆの他方を上部電極１５３の他端に接続することにより、第二の抵抗素子１４２が形成される。

また、図５に示すように、一対の配線１３０ｇ,１３０ｈの一方を下部電極１５１の一端に接続するとともに、一対の配線１３０ｅ,１３０ｆの他方を下部電極１５１の他端に接続することにより、第三の抵抗素子１４３が形成される。

そして、図６に示すように、一対の配線１３０ｉ,１３０ｊの一方を下部電極１５１の一端に接続するとともに、一対の配線１３０ｉ,１３０ｊの他方を上部電極１５３の同一方向の一端に接続し、下部電極１５１と上部電極１５３との他端を第三の配線１３０ｋで接続することにより、第四の抵抗素子１４４が形成される。

上述した第一から第四の抵抗素子１４１〜１４４の抵抗値Ｒ１〜Ｒ４は、
Ｒ１<Ｒ２<Ｒ３<Ｒ４
なる関係を満足している。

つまり、本実施の形態の半導体装置１００では、同一構造の積層体１５０にビア１３１を同一構造で接続し、そのビア１３１への配線１３０の接続構造を相違させるだけで、四種類の抵抗値Ｒ１〜Ｒ４の抵抗素子１４１〜１４４を形成することができる。

特に、本実施の形態の半導体装置１００では、下部電極１５１と上部電極１５３とが細長形状に形成されており、その各々の両端にビア１３１が接続されている。このため、積層体１５０から複数種類の抵抗素子１４１〜１４４を容易に形成することができる。

しかも、下部電極１５１の両端が上部電極１５３の両端より外側に突出している。このため、下部電極１５１と上部電極１５３との両端にビア１３１を容易に接続することができる。

さらに、複数の積層体１５０が一個の誘電体膜１５２を共用している。このため、下部電極１５１と上部電極１５３のみパターニングすることで複数の積層体１５０が形成されているので、さらに生産性が良好な構造を提供できる。また、本実施の形態の半導体装置１００では、積層体１５０の下部電極１５１と上部電極１５３とが同一の材料により形成されているので、その生産性が良好である。

しかも、積層体１５０がカスタマイズ層１２１に形成されている。このため、例えば、カスタマの要望により誘電体膜１５２の膜厚や上下の電極１５１，１５３のサイズを設計変更することにより、容量素子１４０の容量値や抵抗素子１４１〜の抵抗値を微妙に調節することもできる。

なお、本発明は本実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で各種の変形を許容する。例えば、上記形態ではマスタスライス方式の半導体装置１００のカスタマイズ層１２０に積層体１５０が形成されていることを例示した。

しかし、マスタスライス方式の半導体装置の共用層に積層体を形成しておくこともでき、ストラクチャードＡＳＩＣ方式でない半導体装置に積層体を形成しておくこともできる(ともに図示せず)。

なお、共用層に積層体を形成する場合、上記形態と同様に積層体にビアを同一構造で接続しておくことができる。この場合、そのビアに対する配線の接続構造を相違させるこにより、容量素子や複数種類の抵抗素子を形成することができる(図示せず)。

また、上記形態では、カスタマイズ層１２０に多数の積層体１５０が形成されていることのみ例示した。しかし、例えば、複数の積層体１５０をタイル状に配列させて形成しておくこともできる。この場合、容量素子１４０や各種の抵抗素子１４１〜１４４を所望の位置に形成することができる。

さらに、半導体装置１００の製造工程として、積層体１５０に積層した層間膜(図示せず)などの上面をＣＭＰ(Chemical Mechanical Polishing)により平坦化することが想定できる。

この場合、タイル状に配列された複数の積層体１５０の上面は疑似的な平面となる。このため、積層体１５０に積層した層間膜の上層をＣＭＰにより平坦化することが容易である。

特に、上記形態の半導体装置１００では、一個の誘電体膜１５２がパターニングされることなく多数の積層体１５０で共用されている。このため、さらに積層体１５０の上層の平坦性が良好であり、そのＣＭＰによる平坦化が容易である。

さらに、上述のように多数の積層体１５０をタイル状に配列させておくと、複数の積層体１５０を接続することも容易となる。このため、複数の容量素子１４０や複数の抵抗素子１４１〜を直列や並列に接続することにより、所望の容量値や抵抗値を実現することができる。

さらに、上記形態では上部電極１５３の両端から外側に突出している下部電極１５１の両端にビア１３１が接続されていることを例示した。しかし、上部電極の中央などに貫通孔を形成しておき、この貫通孔に非接触に貫通させたビアを下部電極に接続させておくこともできる(図示せず)。

また、上記形態では細長形状の積層体１５０の長手方向の両端にビア１３１で配線１３０が接続されることにより、複数種類の抵抗素子１４１〜１４４が形成されることを例示した。

しかし、図７および図８に示すように、積層体１７０が横幅のある長方形の平面形状に形成されており、その長手方向と短手方向とに複数のビア１３１が配列されて接続されている構造も形成できる。

この場合、下部電極１７１と上部電極１７３との長手方向の両端に配線１３０を接続するだけでなく、図７に示すように、短手方向の両端に配線１３０を接続することや、図８に示すように、対角方向の両端に配線１３０を接続することでも、抵抗素子１４６,１４７を形成することができる。このため、さらに多様な抵抗値を実現することができる。

また、上記形態では積層体１５０が一個の下部電極１５１に一個の上部電極１５３が積層されている構造からなることを例示した。しかし、図９および図１０に例示する積層体１７５のように、一個の下部電極１７６に複数の上部電極１７７が積層されている構造とすることもできる。

この場合、図９に示すように、一個の下部電極１７６と一個の上部電極１７７とに配線１３０を個々に接続することにより、小容量の容量素子１４８を形成することができる。

また、図１０に示すように、一個の下部電極１７６に一個の配線１３０を接続することともに、二個の上部電極１７７に一個の配線１３０を接続することにより、大容量の容量素子１４９を形成することができる。

このため、一種類の積層体１７０から二種類の容量値の容量素子１４８,１４９を形成することができる。さらに、上述のような二個の上部電極１７７の面積を相違させておけば、一種類の積層体から三種類の容量値の容量素子を形成することもできる(図示せず)。

なお、上記形態では同一構造の積層体１５０から容量素子１４０と抵抗素子１４１〜とを形成することを例示した。しかし、容量素子１４０として良好に機能させるためには上下の電極１５１，１５３が幅広であることが好適である。一方、抵抗素子１４１〜として良好に機能させるためには上下の電極１５１，１５３が幅狭であることが好適である。

そこで、これが問題となる場合には、図１１および図１２に示すように、幅狭の複数の積層体１５０を並列に配列させておき、抵抗素子１４１〜として機能させるときには、図１１に示すように、複数の積層体１５０に個々に配線１３０を接続することが好適である。

一方、容量素子１４５として機能させるときには、図１２に示すように、複数の積層体１５０に配線１３０を並列に接続することが好適である。この場合、配線１３０を並列に接続する積層体１５０の個数を変更することにより、容量素子１４５の容量値を調節することもできる。同様に、並列に隣接している複数の抵抗素子１４１〜を直列や並列に接続することにより、さらに多様な抵抗値を実現することもできる(図示せず)。

また、上記形態では積層体１５０に対するビア１３１の接続構造を共通化しておくことを例示した。しかし、積層体１５０に対するビア１３１の接続構造を相違させることもできる。この場合、さらに緻密に抵抗素子の抵抗値を調節することができる。

さらに、上記形態では複数の積層体１５０が一個の誘電体膜１５２を共用していることを例示した。しかし、複数の積層体１５０ごとに誘電体膜１５２をパターニングしておくこともできる(図示せず)。

本発明の実施の形態の半導体装置の内部構造を示す模式的な縦断側面図である。積層体と配線との接続構造を示す模式的な分解斜視図である。積層体と配線との接続構造を示す模式的な分解斜視図である。積層体と配線との接続構造を示す模式的な分解斜視図である。積層体と配線との接続構造を示す模式的な分解斜視図である。積層体と配線との接続構造を示す模式的な分解斜視図である。他の変形例の抵抗素子を示す模式的な分解斜視図である。さらに他の変形例の抵抗素子を示す模式的な分解斜視図である。さらに他の変形例の容量素子を示す模式的な分解斜視図である。さらに他の変形例の容量素子を示す模式的な分解斜視図である。さらに他の変形例の抵抗素子を示す模式的な分解斜視図である。さらに他の変形例の容量素子を示す模式的な分解斜視図である。

符号の説明

１００半導体装置
１１０共用層
１１３半導体回路
１２０カスタマイズ層
１３０配線
１３１ビア
１４０，１４５，１４８，１４９容量素子
１４１〜１４４，１４６，１４７抵抗素子
１５０，１６１〜１６３，１６５，１７０，１７５積層体
１５１，１７１，１７６下部電極
１５２誘電体膜
１５３，１７３，１７７上部電極

Claims

容量素子と抵抗素子とを有している半導体装置であって、
下部電極と誘電体膜と上部電極とが積層されている構造の複数の積層体を有しており、複数の前記積層体の下部電極が同一の平面形状に形成されて同層に位置しており、複数の前記積層体の上部電極が同一の平面形状に形成されて同層に位置しており、複数の前記積層体の前記下部電極と前記上部電極とが同一の積層構造に積層されており、
複数の前記積層体の少なくとも一部の前記下部電極と前記上部電極とに一対の配線が個々に接続されることで前記容量素子が形成されており、
複数の前記積層体の少なくとも一部の前記下部電極と前記上部電極との少なくとも一方に一対の配線が各々接続されることで前記抵抗素子が形成されており、
少なくとも一対の第１ビアが前記下部電極に設けられているとともに、少なくとも一対の第２ビアが前記上部電極に設けられており、
前記容量素子においては、一対の前記配線の一方が１または２以上の前記第１ビアに接続されるとともに、一対の前記配線の他方は１または２以上の前記第２ビアに接続されており、
前記抵抗素子においては、一対の前記配線の一方が１または２以上の前記第１ビアに接続されるときは、一対の前記配線の他方は他の１または２以上の前記第１ビアに接続されており、一対の前記配線の一方が１または２以上の前記第２ビアに接続されるときは、一対の前記配線の他方は他の１または２以上の前記第２ビアに接続されており、
前記容量素子における前記第１ビアの配置が前記抵抗素子における前記第１ビアの配置と同一であるとともに、前記容量素子における前記第２ビアの配置が前記抵抗素子における前記第２ビアの配置と同一である半導体装置。
前記容量素子における前記下部電極の形状が前記抵抗素子における前記下部電極の形状と同一であるとともに、前記容量素子における前記上部電極の形状が前記抵抗素子における前記上部電極の形状と同一である請求項１に記載の半導体装置。
各種の半導体回路が形成されている共用層と、この共用層に積層されていて前記半導体回路に接続される配線が形成されるカスタマイズ層と、を有しており、
複数の前記積層体が前記カスタマイズ層に形成されている請求項１または２に記載の半導体装置。
前記積層体の前記下部電極が前記上部電極より外側まで突出している請求項１ないし３の何れか一項に記載の半導体装置。
各種の半導体回路が形成されている共用層と、この共用層に積層されていて前記半導体回路に接続される配線が形成されるカスタマイズ層と、を有しており、
複数の前記積層体が前記共有層に形成されており、
前記下部電極の二箇所から前記共用層の表面まで前記配線の一部をなす一対の導体プラグが形成されており、
前記上部電極の二箇所から前記共用層の表面まで前記配線の一部をなす一対の導体プラグが形成されており、
複数の前記積層体の少なくとも一部は、前記カスタマイズ層に形成されている一対の前記配線が前記第１ビアおよび前記第２ビアにより前記下部電極と前記上部電極とに接続されることで容量素子となっており、
複数の前記積層体の少なくとも一部は、前記カスタマイズ層に形成されている一対の前記配線が前記第１ビアおよび前記第２ビアにより前記下部電極と前記上部電極との少なくとも一方に各々接続されることで抵抗素子となっている請求項１または２に記載の半導体装置。
前記下部電極と前記上部電極とが細長形状に各々形成されており、
前記下部電極の両端に一対の前記第１ビアが個々に接続されており、
前記上部電極の両端に一対の前記第２ビアが個々に接続されている請求項５に記載の半導体装置。
複数の前記積層体が一個の前記誘電体膜を共用している請求項１ないし６の何れか一項に記載の半導体装置。