KR101846388B1 - 수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법 - Google Patents

수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법 Download PDF

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Abstract

본 발명은 수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법에 관한 것이다. 수직구조 캐패시터는 반도체 기판의 상부면에 입력 전극과 출력 전극을 형성하고 반도체 기판의 하부면을 식각하여 비아전극들을 형성한 후 상기 비아전극들 사이에 유전체막을 형성하여 수직구조 캐패시터가 기판내에 형성된다. 본 발명에 의하면 수직 구조 캐패시터는 적은 면적에 큰 용량의 캐패시턴스를 갖는 캐패시터를 제작할 수 있다.

Description

수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법 {Verticle capacitor and method of forming the same}
본 발명은 수직구조 캐패시터 및 그 형성 방법에 관한 것으로 더욱 상세하게는 반도체 공정을 이용한 수직구조 캐패시터 및 그 형성 방법에 관한 것이다.
캐패시터는 반도체 집적회로에서 상용하는 전형적인 소자로, 실제 많은 분야에서 대용량의 캐패시턴스를 요구하고 있다.
기본적인 캐패시터는 MIM(Metal-Insulator-Metal)구조를 갖고, 상부전극, 하부전극 및 이들 사이의 유전물질을 포함한다. 상부전극과 하부전극의 면적에 비례하여 캐패시턴스의 값이 증가하기 때문에, 높은 캐패시턴스를 구현하기 위해서 넓은 면적이 필요하다. 그러나 반도체 집적회로의 집적도가 높아지고, 전자기기가 점점 경박단소화 되는 추세를 고려할 때, 캐패시터가 차지하는 면적은 단가에 영향을 미치기 때문에 그 크기를 늘리는데 한계가 있다.
본 발명의 해결하고자 하는 과제는 좁은 면적에 고용량의 캐패시턴스를 가지는 수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법을 제공하는데 있다.
본 발명의 해결하고자 하는 다른 과제는 반도체 공정을 이용한 수직구조 캐패시터 및 수직구조 캐패시터의 형성 방법을 제공하는데 있다.
본 발명의 일 실시예는 수직구조 캐패시터의 형성 방법에 관한 것이다. 기판의 상부면에 서로 이격된 입력 전극과 출력 전극을 형성하는 단계, 상기 기판의 하부면을 식각하여 형성된 제 1 비아홀들 내에 전도성 물질을 형성하여 상기 입력전극과 출력전극에 연결되고, 서로 이격된 비아전극들을 형성하는 단계, 및 상기 비아전극들 사이 기판 내의 유전체막을 형성하는 단계를 포함하는 수직구조 캐패시터 형성 방법을 포함한다.
상기 입력전극과 출력전극은 Ti, Ta, W, TiN, WN, TaSiN, WsiN, Au 중 어느 하나의 물질을 스퍼터링하여 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법을 포함한다.
상기 비아전극들은 Ti, Ta, W, Ru, TiN, WN, TaSiN, WsiN 중 어느 하나를 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법을 포함한다.
상기 비아전극들 사이에 유전체막을 형성하는 단계는, 상기 비아전극들 사이의 상기 기판을 식각하여 형성된 제 2 비아홀 내에 유전물질을 형성하는 단계를 포함하는 수직구조 캐패시터 형성 방법을 포함한다.
상기 유전체막은 물리기상증착(Physical vapor deposition; PVD) 화학기상증착(chemical vapor deposition; CVD) 또는 원자층증착(Atomic Layer Deposition) 방식으로 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법을 포함한다.
상기 유전체막은 SiO2, Al2O3, Ta2O5, SiON 또는 SiN 물질 중 어느 하나의 유전물질로 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법을 포함한다.
본 발명의 다른 실시예는 수직구조 캐패시터에 관한 것이다. 기판, 상기 기판의 상부면에 형성되고, 서로 이격된 입력 전극과 출력 전극, 상기 입력 전극과 상기 출력 전극과 각각 전기적으로 연결되며, 상기 기판의 하부면으로부터 상기 기판의 상부면으로 연장하는 비아 전극들, 및 상기 비아전극들 사이의 기판 내에 형성된 유전체막을 포함하는 것을 특징으로 하는 수직구조 캐패시터를 포함한다.
상기 비아전극들은 Ti, Ta, W, TiN, WN, TaSiN, WsiN 물질 중 어느 하나로 형성되는 것을 특징으로 하는 수직구조 캐패시터를 포함한다.
상기 유전체막은 상기 기판의 유전율보다 높은 유전율을 갖는 유전물질로 형성되는 것을 특징으로 하는 수직구조 캐패시터를 포함한다.
상기 유전체막은 SiO2, Al2O3, Ta2O5, SiON 또는 SiN 물질 중 어느 하나의 유전물질로 형성되는 것을 특징으로 하는 수직구조 캐패시터를 포함한다.
본 발명의 실시예에 따르면, 좁은 면적에 큰 용량의 캐패시턴스를 갖는 수직구조의 캐패시터를 제작할 수 있다.
본 발명의 실시예에 따르면, 수직 구조 캐패시터를 기판 내부에 제작함으로써, 추가적인 패키지를 요구하지 않는다.
도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 수직 구조 캐패시터의 형성 방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a를 참조하면, 기판(10)의 상부면(10a) 상에 포토레지스터를 형성한다. 상기 기판(10)은 반도체 기판일 수 있다. 상기 포토레지스터를 패터닝하여 상부면(10a)의 제 1 면(12)과 제 2 면(13)을 노출하는 제 1 포토레지스터 패턴(11)을 형성한다. 상기 제 1 부분(12)과 상기 제 2 부분(13)은 서로 이격된다. 상기 제 1 포토레지스터 패턴(11)으로부터 노출된 상기 상부면(10a)의 제 1 면(12)과 제 2 면(13) 상에 입력전극(14)과 출력전극(15)을 각각 형성할 수 있다. 상기 입력전극(14)과 상기 출력전극(15)은 Ti, Ta, W, TiN, WN, TaSiN, WsiN. Au 중 어느 하나를 스퍼터링 방법에 의하여 형성될 수 있다.
도 1b를 참조하면, 상기 제 1 포토레지스터 패턴(11)을 애싱(ashing) 공정 또는 유기스트리퍼를 이용한 습식식각으로 제거할 수 있다. 그러면, 상기 기판(10)의 상부면(10a) 상에 서로 이격된 입력전극(14)과 상기 출력전극(15)이 남게 된다. 상기 입력전극(14)과 상기 출력전극(15)을 형성하는 반도체 공정을 전면공정이라 한다. 상기 입력전극(14)과 상기 출력전극(15)에 능동소자(미도시)와 수동소자(미도시)가 연결될 수 있다.
상기 전면공정 후, 상기 기판(10)의 하부면(10b)을 연마하여, 상기 기판(10)은 얇아질 수 있다. 상기 기판(10)의 연마는 기계적인 연마 방식 및/또는 화학적인 연마 방식(예를들면, CMP)으로 수행될 수 있다.
도 1c를 참조하면, 상기 하부면(10b) 상에 제 2 포토레지스터 패턴(21)을 형성한다. 상기 제 2 포토레지스터 패턴(21)으로부터 노출된 상기 하부면(10b)를 식각하여 서로 이격된 제 1 비아홀들(23)을 형성할 수 있다. 상기 제 1 비아홀들(23)은 상기 기판(10)의 상부면(10a)까지 연장될 수 있다. 상기 제 1 비아홀들(23) 사이의 간격(L1)은 상기 입력전극(14)과 상기 출력전극(15) 사이의 간격과 같을 수 있다. 상기 제 1 비아홀들(23) 사이의 간격(L1)은 도면 상의 거리보다 커질 수 있으며, 제 1 비아홀들(23)의 패터닝을 통하여 상기 제 1 비아홀들(23) 사이의 간격(L1)을 조절할 수 있다.
도 1d를 참조하면, 상기 제 1 비아홀들(23) 내에 전도성 물질(26)을 증착한다. 상기 전도성 물질(26)은 제 1 비아홀 뿐만 아니라 상기 제 2 포토레지스터 패턴(21)의 표면에도 증착될 수 있다. 상기 전도성 물질(26)은 Ti, Ta, W, TiN, WN, TaSiN, WsiN 중 어느 하나일 수 있다. 상기 전도성 물질(26)은 스퍼터링 방식으로 증착될 수 있다.
도 1e를 참조하면, 상기 제 2 포토레지스터 패턴(21)을 애싱(ashing) 공정 또는 유기스트리퍼를 이용한 습식식각으로 제거하여 상기 제 2 포토레지스터 상의 상기 전도성 물질(26)이 제거된다. 상기 기판(10)내에 비아전극들이 형성된다. 상기 비아전극들은 입력비아전극(24)과 출력비아전극(25)일 수 있다. 상기 입력비아전극(24)은 상기 입력전극(14)과 접촉되어 전기적으로 연결될 수 있으며, 상기 출력비아전극(25)은 상기 출력전극(15)과 접촉되어 전기적으로 연결될 수 있다.
도 1f를 참조하면, 상기 하부면(10b) 상에 제 3 포토레지스터 패턴(31)을 형성한다. 상기 제 3 포토레지스터 패턴(31)은 상기 입력비아전극(24)과 상기 출력비아전극(25) 사이의 상기 기판(10)을 노출한다. 상기 상기 제 3 포토레지스터 패턴(31)으로부터 노출된 상기 하부면(10b)을 식각하여 제 2 비아홀(33)을 형성할 수 있다. 상기 제 2 비아홀(33)은 상기 기판(10)의 상부면(10a) 까지 연장될 수 있다. 상기 제 2 비아홀(33)은 상기 입력비아전극(24)과 상기 출력비아전극(25) 사이에 형성될 수 있다.
도 1g를 참조하면, 상기 제 2 비아홀(33) 내에 유전체 물질(36)을 증착한다. 상기 유전체 물질(36)은 SiO2, Al2O3, Ta2O5, SiON 또는 SiN 물질 중 어느 하나일 수 있다. 상기 유전체 물질(36)은 물리기상증착(Physical vapor deposition; PVD), 화학기상증착(chemical vapor deposition; CVD) 또는 원자층증착(Atomic Layer Deposition) 방식으로 증착될 수 있다.
도 1h를 참조하면, 상기 제 3 포토레지스터 패턴(31)을 애싱(ashing) 공정 또는 유기 스트리퍼를 이용한 습식식각으로 제거하여 상기 제 3 포토레지스터 패턴(31) 상의 상기 유전체 물질(36)이 제거된다. 상기 입력비아전극(24)과 상기 출력비아전극(25) 사이에 유전체막(37)이 형성된다. 상기 기판(10) 내부의 수직구조 캐패시터(100)가 형성된다.
10: 기판
10a: 상부면
10b: 하부면
제 1 포토레지스터 패턴: 11
제 1 면: 12
제 2 면: 13
입력전극: 14
출력전극: 15
제 2 포토레지스터 패턴: 21
제 1 비아홀: 23
입력비아전극: 24
출력비아전극: 25
전도성 물질: 26
제 3 포토레지스터 패턴: 31
제 2 비아홀: 33
유전체 물질: 36
유전체막: 37
수직구조캐패시터: 100

Claims (10)

  1. 기판의 상부면에 서로 이격된 입력 전극과 출력 전극을 형성하는 단계;
    상기 기판의 하부면을 식각하여 형성된 제 1 비아홀들 내에 전도성 물질을 형성하여 상기 입력전극과 출력전극에 연결되고, 서로 이격된 비아전극들을 형성하는 단계; 및
    상기 비아전극들 사이 기판 내의 유전체막을 형성하는 단계를 포함하고,
    상기 비아전극들 사이에 유전체막을 형성하는 단계는 상기 비아전극들 사이의 상기 기판을 식각하여 형성된 제 2 비아홀 내에 유전물질을 형성하는 단계를 포함하는 수직구조 캐패시터 형성 방법.
  2. 제 1 항에 있어서,
    상기 입력전극과 출력전극은 Ti, Ta, W, TiN, WN, TaSiN, WsiN, Au 중 어느 하나의 물질을 스퍼터링하여 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법.
  3. 제 1 항에 있어서,
    상기 비아전극들은 Ti, Ta, W, Ru, TiN, WN, TaSiN, WsiN 중 어느 하나를 스퍼터링 방법에 의해 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 유전체막은 물리기상증착(Physical vapor deposition; PVD) 화학기상증착(chemical vapor deposition; CVD) 또는 원자층증착(Atomic Layer Deposition) 방식으로 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법.
  6. 제 5 항에 있어서,
    상기 유전체막은 SiO2, Al2O3, Ta2O5, SiON 또는 SiN 물질 중 어느 하나의 유전물질로 형성되는 것을 특징으로 하는 수직구조 캐패시터 형성 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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