KR101190848B1 - 반도체 소자의 ｍｉｍ 캐패시터 제조방법 - Google Patents

반도체 소자의 ｍｉｍ 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 MIM 캐패시터의 제조방법으로서, 높은 정전용량이 요구되는 MIM 캐패시터에서, MIM 캐패시터의 하부전극에 대한 식각공정 마진을 확보할 수 있는 효과가 있다.
이를 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터의 제조방법은, 반도체 기판 상에 MIM 캐패시터의 하부전극용 제 1 금속막, MIM 캐패시터의 유전막용 절연막 및 MIM 캐패시터의 상부전극용 제 2 금속막을 차례로 형성하는 단계; 상기 MIM 캐패시터의 유전막용 절연막의 일부분을 노출시키도록, 상기 MIM 캐패시터의 상부전극용 제 2 금속막을 선택적으로 식각하여 상부전극을 형성하는 단계; 상기 상부전극을 포함한 MIM 캐패시터의 유전막용 절연막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, MIM 캐패시터의 유전막용 절연막 및 MIM 캐패시터의 하부전극용 제 1 금속막을 선택적으로 식각하여, 유전막 및 하부전극을 형성하는 단계를 포함한다.
MIM, 하드마스크막

Description

반도체 소자의 ＭＩＭ 캐패시터 제조방법{Method of manufacturing MIM capacitor of semiconductor device}
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 설명하기 위한 공정별 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 반도체 기판 201: 제 1 금속막
202: 절연막 202: 제 2 금속막
203: 제 1 감광막 패턴 204: 제 1 감광막 패턴
205: 하드 마스크막 206: 제 2 감광막 패턴
207: 제 1 층간절연막 208: 비아홀
209: 도전플러그 210: 금속배선
211: 제 2 층간절연막
본 발명은 반도체 소자의 MIM 캐패시터의 제조방법으로서, 특히, 높은 정전용량이 요구되는 MIM 캐패시터에서, MIM 캐패시터의 하부전극에 대한 식각공정 마진을 확보할 수 있는 효과가 있는 반도체 소자의 MIM 캐패시터의 제조방법에 관한 것이다.
복잡한 기능을 가지고 있는 비메모리 반도체는 일반적으로 레지스터와 캐패시터를 필요로 한다. 특히 캐패시터는 교류 전류에 대해 통과 기능을 갖고, 직류 전류는 통과시키지 않는 특성을 가지고 있어, 아날로그 소자에서는 필수적이다. 그리고, 회로상의 캐패시터는 PIP(Poly-Insulator-Poly)에서부터 발전하여 현재는 MIM(Metal-Insulator-Metal) 구조를 많이 사용하고 있다.
일반적으로, ASIC(application specific integrated circuit) 반도체 소자 중, 최근 부상하고 있는 아날로그 소자(analog device)는 많은 경우에서 MIM 캐패시터를 채용하고 있다. 특히, MIM 캐패시터는 소자의 전기적 특성을 향상시키기 위하여, 정전용량을 증가시키기 위한 방법으로, 일반적으로, 이미 확보된 MIM 캐패시터의 유전막의 두께를 감소시키고 있으며, 이에 따라 안정적인 형성방법이 다양하게 제안되고 있다.
이하, 종래기술에 따른 반도체 소자의 MIM 캐패시터 제조방법을 첨부한 도면 을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 종래기술에 따른 반도체 소자의 MIM 캐패시터 제조방법을 설명하기 위한 공정별 단면도이다.
종래기술에 따른 반도체 소자의 MIM 캐패시터 제조방법은, 도 1a에 도시한 바와 같이, 반도체 기판(100) 상에, 하부배선 및 MIM 캐패시터의 하부전극용 제 1 금속막(101), MIM 캐패시터의 유전막용 절연막(102) 및 MIM 캐패시터의 상부전극용 제 2 금속막(103)을 차례로 증착한다. 이어서, 상기 제 2 금속막(103) 상에, MIM 캐패시터의 상부전극(103a) 형성영역을 한정하는 제 1 감광막 패턴(104)을 형성한다.
그 다음에, 도 1b에 도시한 바와 같이, 상기 제 1 감광막 패턴(104)을 식각마스크로 이용하여, 상기 제 2 금속막(103)을 선택적으로 식각하여, MIM 캐패시터의 상부전극(103a)을 형성한다.
그런 다음, 도 1c에 도시한 바와 같이, 상기 MIM 캐패시터의 상부전극(103a)을 식각마스크로 이용하여, 상기 절연막(102)을 선택적으로 식각하여, MIM 캐패시터의 유전막(102a)을 형성한다.
그런 후에, 도 1d에 도시한 바와 같이, 상기 MIM 캐패시터의 상부전극(103a) 및 유전막(102a)을 포함하는 전체 구조상에, 하부배선(101b) 및 MIM 캐패시터의 하부전극(101a) 형성 영역을 한정하는 제 2 감광막 패턴(105)을 형성한다.
다음, 도 1e에 도시한 바와 같이, 상기 제 2 감광막 패턴(105)을 식각마스크로 이용하여, 상기 제 1 금속막(101)을 선택적으로 식각하여, MIM 캐패시터의 하부 전극(101a)을 형성한다. 이에 따라, 하부전극(101a), 유전막(102a) 및 상부전극(103a)이 차례로 적층된 구조의 MIM 캐패시터가 형성된다.
그런 다음, 상기 도 1f에 도시한 바와 같이, 상기 결과물의 전체 구조상에, 제 1 층간절연막(106)을 형성한다. 이어서, 상기 제 1 층간유전막(106)을 선택적으로 식각하여, 상기 하부배선(101b), MIM 캐패시터의 하부전극(101a) 및 MIM 캐패시터의 상부전극(103a)의 일부분을 노출시키는 각각의 비아홀(107)을 형성한다.
그 다음에, 상기 비아홀(107)을 포함한 제 1 층간절연막(106) 상에, 상기 비아홀(107)을 매립하도록 도전막을 형성한 후, 상기 제 1 층간절연막(106)이 노출될 때까지, 도전막을 CMP(chemical mechanical polishing)하여, 상기 비아홀(107)을 매립하는 도전플러그(108)를 형성한다. 이어서, 상기 도전플러그(108)가 형성된 제 1 층간절연막(106) 상에, 상기 도전플러그(108)와 전기적으로 연결되는 각각의 상부 금속배선(109)을 형성한다. 그런 다음, 상기 상부 금속배선(109)을 포함한 제 1 층간절연막(106) 상에, 상기 상부 금속배선(109)을 덮는 제 2 층간절연막(110)을 형성한다.
상술한 바와 같이, 종래기술에 따른 반도체 소자의 MIM 캐패시터 제조방법은, MIM 캐패시터의 상부전극(103a) 및 유전막(102a)의 식각공정을 먼저 수행한 다음, MIM 캐패시터의 하부전극(101a)을 형성한다.
그러나, 예를 들어, 1fF/㎛2정도의 정전용량을 갖는 MIM 캐패시터를 구현할 경우, 상기 MIM 캐패시터의 상부 전극(103a) 및 하부전극(101a)의 사이의 간격이 0.06㎛ 정도로 매우 작아져야 하며, 이때, 상기 상부 전극(103a) 및 하부전극(101a) 사이에 폴리머(polymer)가 남게 되면, 이는 MIM 캐패시터에 치명적인 누설전류(leakage current) 경로(path)로 작용하게 되므로, 상기 폴리머에 대한 제거 능력이 뛰어난 세정공정이 요구될 뿐만 아니라, 그 관리 또한 매우 중요하다. 게다가, 높은 정전용량이 요구됨에 따라, 상기 MIM 캐패시터의 유전막(102a)의 두께는 점점 낮아지고, 상기 MIM 캐패시터의 상부전극(103a)과 하부전극(101a) 간의 간격은 더욱 감소되어, 그 위험이 매우 증폭되고 있다.
한편, MIM 캐패시터를 보다 안정적으로 형성하기 위한, 종래기술에 따른 MIM 캐패시터의 다른 제조방법으로써, 상술한 도 1c의 단계를 생략하여, 상기 MIM 캐패시터 유전막용 절연막(102)을 미리 식각하지 않고, 후속적으로 수행되는 MIM 캐패시터 하부전극(101a)의 식각공정시에, 상기 절연막(102)을 하드마스크막으로 이용하는 방법이 있다. 이때, 상기 절연막(102)은 상기 MIM 캐패시터 하부전극(101a)의 식각공정에서, 동시에 식각되어 MIM 캐패시터의 유전막(102a)으로 형성될 수 있다.
그러나, 최근, 반도체 소자의 고집적화 및 소형화에 따라, 더욱 작은 사이즈의 금속배선이 요구되어, 적정 배선저항을 맞추기 위해 상기 MIM 캐패시터의 하부전극(101a)의 두께는 증가하는 반면, 상기 유전막(102a)의 두께는 감소하고 있으므로, 상기 유전막(102a)이 MIM 캐패시터의 하부전극(101a)을 형성하기 위한 하드마스크 역할을 안정적으로 수행할 수 없게 되어, 상기 하부전극(101a)에 대한 식각공정 마진의 확보가 어렵다는 문제점이 있다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은, 높은 정전용량이 요구됨에 따라, 유전막의 두께가 감소되고 있는 MIM 캐패시터에서, MIM 캐패시터의 하부전극에 대한 식각공정 마진을 확보할 수 있는 반도체 소자의 MIM 캐패시터의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 MIM 캐패시터의 제조방법은, 반도체 기판 상에 MIM 캐패시터 하부전극용 제 1 금속막, MIM 캐패시터 유전막용 절연막 및 MIM 캐패시터 상부전극용 제 2 금속막을 차례로 형성하는 단계; 상기 MIM 캐패시터 유전막용 절연막의 일부분을 노출시키도록, 상기 MIM 캐패시터 상부전극용 제 2 금속막을 선택적으로 식각하여 상부전극을 형성하는 단계; 상기 상부전극을 포함한 MIM 캐패시터 유전막용 절연막 상에 하드마스크막을 형성하는 단계; 및 상기 하드마스크막, MIM 캐패시터 유전막용 절연막 및 MIM 캐패시터 하부전극용 제 1 금속막을 선택적으로 식각하여, 유전막 및 하부전극을 형성하는 단계를 포함한다.
또한, 상기 하드마스크막을 형성한 후, 반사방지막을 코팅하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 하드마스크막은, 산화막을 이용하여 형성하는 것을 특징으로 한 다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법을 설명하기 위한 공정별 단면도이다.
본 발명의 실시예에 따른 반도체 소자의 MIM 캐패시터의 제조방법은, 도 2a에 도시한 바와 같이, 반도체 기판(200) 상에, 하부배선 및 MIM 캐패시터의 하부전극용 제 1 금속막(201), MIM 캐패시터의 유전막용 절연막(202) 및 MIM 캐패시터의 상부전극용 제 2 금속막(203)을 차례로 증착한다. 이어서, 상기 제 2 금속막(203) 상에, MIM 캐패시터의 상부전극(203a) 형성영역을 한정하는 제 1 감광막 패턴(204)을 형성한다.
그 다음에, 도 2b에 도시한 바와 같이, 상기 제 1 감광막 패턴(204)을 식각마스크로 이용하여, 상기 제 2 금속막(203)을 선택적으로 식각하여, MIM 캐패시터의 상부전극(203a)를 형성한다.
그 다음에, 도 2c에 도시한 바와 같이, 상기 MIM 캐패시터의 상부전극(203a)을 포함한 MIM 캐패시터의 유전막용 절연막(202) 상에 하드마스크막(205)을 형성한다. 상기 하드마스크막(205)은, 후속적으로 형성되는 층간절연막(207)의 물질과 동일한 산화막을 이용하여 형성하는 것이 바람직하다. 이에 따라, 상기 하드마스크막 (205)은 후속적으로 수행되는 CMP(chemical mechanical polishing)공정이나 비아홀 형성 등의 공정에 영향을 끼치지 않는다. 또한, 상기 하드마스크막(205)은, 패턴 이펙트(pattern effect) 및 감광막 마진의 부족 등의 문제점이 있는 MIM 캐패시터의 하부전극 형성 공정에 적용할 수 있다.
여기서, 상기 하드마스크막(205)과 절연막(202)에 의한 난반사방지를 위하여, 상기 하드마스크막(205) 상에 반사방지막(bottom anti-reflection coating, 미도시)을 추가로 코팅할 수도 있다.
그리고, 상기 절연막(202) 상에 형성된 하드마스크막(205)은, 후속적으로 수행되는 MIM캐패시터의 하부전극 식각공정에서, 하드마스크막의 역할을 수행하게 되므로, 높은 정전용량이 요구되는 MIM 캐패시터의 제조공정에서, 상기 절연막(202)의 두께가 감소되더라도, 하부전극 식각공정의 마진을 확보할 수 있다.
그런 다음, 도 2d에 도시한 바와 같이, 상기 하드마스크막(205) 상에, 하부 배선(201b) 및 MIM 캐패시터의 하부전극(201a)을 형성하기 위한 영역을 한정하는 제 2 감광막 패턴(206)을 형성한다.
다음, 도 2e에 도시한 바와 같이, 상기 제 2 감광막 패턴(206)을 식각마스크로 이용하여, 상기 하드마스크막(205), 절연막(202) 및 제 1 금속막(201)을 식각하여, 유전막(202a), 하부배선(201b) 및 MIM 캐패시터의 하부전극(201a)을 형성한다. 이에 따라, 하부전극(201a), 유전막(202a) 및 상부전극(203a)이 차례로 적층된 구조의 MIM 캐패시터가 형성된다.
그 다음에, 도 2f에 도시한 바와 같이, 상기 결과물의 전체 구조상에, 제 1 층간절연막(207)을 형성한다. 상기 제 1 층간절연막(207)을 선택적으로 식각하여, 상기 하부배선(201b), MIM 캐패시터의 하부전극(201a) 및 MIM 캐패시터의 상부전극(203a)의 일부분을 노출시키는 각각의 비아홀(208)을 형성한다.
그 다음에, 상기 비아홀(208)을 포함한 제 1 층간절연막(207) 상에, 상기 비아홀(208)을 매립하도록 도전막을 형성한 후, 상기 제 1 층간절연막(207)이 노출될 때까지, 도전막을 CMP하여, 상기 비아홀(208)을 매립하는 도전플러그(209)를 형성한다. 이어서, 상기 도전플러그(209)가 형성된 제 1 층간절연막(207) 상에, 상기 도전플러그(209)와 전기적으로 연결되는 각각의 상부 금속배선(210)을 형성한다. 그런 다음, 상기 상부 금속배선(210)을 포함한 제 1 층간절연막(207) 상에, 상부 금속배선(210)을 덮는 제 2 층간절연막(211)을 형성한다.
이상의 본 발명은 상기에 기술된 실시예들에 의해 한정되지 않고, 당업자들에 의해 다양한 변형 및 변경을 가져올 수 있으며, 이는 첨부된 특허청구범위에서 정의되는 본 발명의 취지와 범위에 포함되는 것으로 보아야 할 것이다.
앞에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 MIM 캐패시터 제조방법에 의하면, 상부전극의 식각공정이 완료된 MIM 캐패시터의 유전막용 절연막 상에 하드마스크막을 추가로 형성한 후, 이를 하드마스크막으로 이용하여 MIM 캐패시터의 하부전극 형성을 위한 식각공정을 수행함으로써, MIM 캐패시터 유전막의 두께 와 상관없이, 안정적인 MIM 캐패시터의 하부전극을 형성할 수 있는 효과가 있다.
즉, 높은 정전용량이 요구되는 MIM 캐패시터의 제조공정에서, MIM 캐패시터의 유전막용 절연막의 두께가 감소되더라도, 하부전극 식각공정의 마진을 확보할 수 있다.
또한, 상기 하드마스크막을 산화막으로 형성함으로써, 후속적으로 수행되는, CMP공정이나 비아홀 형성 등의 공정에 영향을 주지 않으며, 패턴 이펙트 및 감광막 마진의 부족 등의 문제점이 있는 MIM 캐패시터의 하부전극 형성 공정에 적용할 수 있다.

Claims (9)

  1. 반도체 기판 상에 MIM 캐패시터의 하부전극용 제 1 금속막, MIM 캐패시터의 유전막용 절연막 및 MIM 캐패시터의 상부전극용 제 2 금속막을 차례로 형성하는 단계;
    상기 MIM 캐패시터의 유전막용 절연막의 일부분을 노출시키도록, 상기 MIM 캐패시터의 상부전극용 제 2 금속막을 선택적으로 식각하여 상부전극을 형성하는 단계;
    상기 상부전극을 포함한 MIM 캐패시터의 유전막용 절연막 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막 상에 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 이용하여 상기 하드마스크막, 상기 유전막용 절연막 및 상기 제 1 금속막을 선택적으로 식각하여, 하부전극용 제1 금속막, 상기 금속막을 덮는 유전막용 절연막, 상기 절연막의 일부를 덮는 상부전극용 제2 금속막과 상기 유전막용 절연막 및 상기 제2 금속막을 덮는 하드 마스크막을 포함하는 MIM 캐패시터를 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 하드마스크막을 덮는 층간 절연막을 형성하는 단계;
    를 포함하는 반도체 소자의 MIM 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 하드마스크막을 형성한 후, 반사방지막을 코팅하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  3. 제 1 항에 있어서,
    상기 하드마스크막은, 산화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  4. 제1항에 있어서, 상기 층간 절연막, 상기 하드 마스크막 및 상기 유전막용 절연막을 선택적으로 식각하여 상기 제1 금속막을 노출시켜 제1 비아홀을 형성하는 단계를 더 포함하며, 상기 제1 비아홀은 상기 제2 금속막을 관통하지 않는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 층간 절연막, 상기 하드 마스크막을 일부 식각하여 상기 제2 금속막을 노출시켜 제2 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  6. 제1항에 있어서, 상기 층간 절연막, 상기 하드 마스크막 및 상기 유전막용 절연막을 일부 식각하여 상기 제1 금속막을 노출시켜 제1 비아홀을 형성하는 단계; 및 상기 층간 절연막, 상기 하드마스크막을 일부 식각하여 상기 제2 금속막을 노출시켜 제2 비아홀을 형성하는 단계; 를 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터 제조방법.
  7. 반도체 기판; 상기 반도체 기판 상에 형성된 하부 전극용 제1 금속막; 상기 하부 전극용 제1 금속막 상에 형성된 유전막용 절연막; 상기 유전막용 절연막의 일부를 덮는 상부 전극용 제2 금속막;상기 유전막용 절연막 및 상기 제2 금속막 상부를 덮는 하드 마스크막; 및 상기 하드마스크막 상에 형성된 층간 절연막;을 포함하며 상기 하드 마스크막 및 상기 층간 절연막은 산화막이고,
    상기 하드 마스크막은, 상기 제2 금속막 상부면에서부터 상기 유전막용 절연막의 상부면까지 단차를 갖는 연속적인 막인 것을 특징으로 하는 것인 반도체 소자의 MIM 캐패시터.
  8. 제7항에 있어서, 상기 층간 절연막, 상기 하드 마스크막 및 상기 유전막용 절연막을 일부 식각하여 상기 제1 금속막이 노출된 제1 비아홀을 더 포함하며, 상기 제1 비아홀은 상기 제2 금속막을 관통하지 않는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
  9. 제7항에 있어서, 상기 층간 절연막 및 상기 하드마스크막을 일부 식각하여 상기 제2 금속막이 노출된 제2 비아홀을 더 포함하는 것을 특징으로 하는 반도체 소자의 MIM 캐패시터.
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