JP3913489B2

JP3913489B2 - 半導体装置

Info

Publication number: JP3913489B2
Application number: JP2001091794A
Authority: JP
Inventors: 崇縄田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2007-05-09
Anticipated expiration: 2021-03-28
Also published as: JP2002289785A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に同一構成の２つの回路特性の均一化に関する。
【０００２】
【従来の技術】
半導体基板に構成される集積回路において、同一構成の２つの回路は、従来、並行にレイアウトされていた。図５は、従来の２系統の信号処理回路のレイアウトを示す模式的な平面図である。各系統の信号処理回路は、それぞれ順次接続される複数段の回路ブロック（図においては４つの回路ブロックＡ，Ｂ，Ｃ，Ｄ）として把握され得る。従来、第１系統の信号処理回路は回路ブロックＡ１，Ｂ１，Ｃ１，Ｄ１からなる回路ブロック列１０として構成され、第２系統の信号処理回路は回路ブロックＡ２，Ｂ２，Ｃ２，Ｄ２からなる回路ブロック列２０として構成され、両回路ブロック列１０，２０は互いに平行な直線上に配置されていた。なお、ここでＡ１及びＡ２、Ｂ１及びＢ２、Ｃ１及びＣ２、Ｄ１及びＤ２はそれぞれ互いに同一構成の回路ブロックである。
【０００３】
【発明が解決しようとする課題】
半導体基板上に形成される同一構成の２つの回路間にて十分に精度良く同一特性を得ることが難しいという問題があった。その原因の一つとして、半導体基板自体の特性や製造プロセスなどが基板面内で均一でないことが考えられる。また、それら２つの回路を取り巻く周辺回路との位置関係が２つの回路相互で異なることも特性の相違に影響し得る。例えば、電源回路や信号パッドが一方の回路に近く、他方の回路に対しては遠く配置された場合、両回路間に供給される電圧や信号のレベルや信号タイミングに差異が生じ、これが両回路の特性相違を引き起こす可能性がある。
【０００４】
本発明は上記問題点を解消するためになされたもので、同一基板上に形成される同一構成の２つの回路間の特性の均一性が向上した半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明に係る半導体装置は、同一構成の第１回路及び第２回路が同一半導体基板上に集積化された半導体装置であって、それぞれ半導体素子あるいは複数の半導体素子が組み合わされた回路ブロックからなる第１要素乃至第ｎ要素（ｎは２以上の自然数）が一列に配置された第１要素列と、前記第１要素列と同一構成を成し、前記第１要素列と並列に配置される第２要素列とを有し、前記第１回路及び前記第２回路は、それぞれ前記第１要素列の要素と前記第２要素列の要素とを交互に接続して構成され、前記第１要素列の第ｋ要素（ｋはｎ−１以下の自然数）と前記第２要素列の第（ｋ＋１）要素とは第１配線層で接続され、前記第２要素列の第ｋ要素と前記第１要素列の第（ｋ＋１）要素とは第２配線層で接続されるものである。
【０００６】
本発明によれば、互いに同一構成の第１回路と第２回路とは、それぞれ一次元的に接続される第１要素から第ｎ要素までの複数の要素に分けられる。ここで、第１回路を構成する第ｊ要素（ｊはｎ以下の自然数）と第２回路を構成する第ｊ要素とは基本的に互いに同一構成の回路要素である。またこの回路要素は、複数の回路素子から構成されるものであってもよいし、例えば、抵抗、コンデンサ、トランジスタ等の単一の回路素子であってもよい。また単なる配線も、回路要素として捉えることができる。ここで、第１回路及び第２回路を構成する２組の第１要素乃至第ｎ要素は、基板上に２列に並行配置される。これらの列をここではそれぞれ第１要素列、第２要素列と称する。各列は基本的には直線をなし、また各列にそれぞれ含まれる第ｊ要素は互いに対向する位置に置かれる。従来は、第１要素列を構成する各要素を一次元的に接続し、また第２要素列を構成する各要素列を一次元的に接続して互いに同一構成の第１回路及び第２回路を並列して形成していた。これに対し、本発明では、第１回路を構成する要素は第１要素列と第２要素列とから交互に選ばれる。同様に、第２回路を構成する要素も、第１要素列と第２要素列とから交互に選ばれる。つまり、例えば第１回路を構成する奇数番目の要素を第１要素列から選んだ場合には、偶数番目の要素は第２要素列から選ばれ、これら第１要素から第ｎ要素までが順に接続されて第１回路が構成される。一方、第２回路は、第１回路に選ばれなかった第２要素列の奇数番目の要素及び第１要素列の偶数番目の要素からなる第１要素乃至第ｎ要素が順に接続されて構成される。このように各回路を構成する要素を第１要素列及び第２要素列から互い違いに選択することにより、第１回路を構成する要素同士を接続する配線と第２回路を構成する要素同士を接続する配線とが互いに交差する。そのため、要素間を接続する配線は一般に、２つの配線層に振り分けられるが、本発明ではその配線の振り分けについても第１回路と第２回路との間で均一となるようにする。すなわち、第１要素列の第ｋ要素（ｋはｎ−１以下の自然数）と第２要素列の第（ｋ＋１）要素との接続には第１配線層で形成される配線を用い、第２要素列の第ｋ要素と第１要素列の第（ｋ＋１）要素との接続には第２配線層で形成される配線を用いる。このように構成することによって、例えば、第１回路は、第１要素列の第１要素、第１配線層の配線、第２要素列の第２要素、第２配線層の配線、第１要素列の第３要素、…という要素及び配線の順次接続となり、一方、第２回路は、第２要素列の第１要素、第２配線層の配線、第１要素列の第２要素、第１配線層の配線、第２要素列の第３要素、…という要素及び配線の順次接続となる。よって、第１回路の各要素を順次接続する配線が第１配線層及び第２配線層を交互に用いて形成され、同様に第２回路の各要素を順次接続する配線も第１配線層及び第２配線層を交互に用いて形成されることとなる。
【０００７】
本発明の好適な態様は、前記第１要素列の第ｋ要素の回路構成と前記第２要素列の第ｋ要素の回路構成とが、前記第１要素列と前記第２要素列との中心線に対して互いに線対称であることを特徴とする半導体装置である。
【０００８】
互いに対向配置される第ｋ要素対の配置の仕方には、平行移動により互いの回路パターンを一致させることができる形態と、両要素間の中心線に対して線対称に折り返すことにより互いの回路パターンを一致させることができるミラー配置の形態とがある。本態様は各要素対をこのミラー配置とする場合である。ミラー配置とすることにより、各要素からの信号線の引き出し方向も線対称となる。例えば、一方の第ｋ要素からの信号線を他方の第ｋ要素と反対側（すなわち外側）に引き出せば、他方の第ｋ要素からの信号線も外側に引き出される。両第ｋ要素に別個に必要な信号線を外側に引き出すことにより、対をなす要素間の信号線配置のための所要スペースが削減され、両要素を互いに近づけて配置することができる。第１要素列と第２要素列との互いに対応する要素の位置が近づくことにより、基板面内での位置の違いに応じた基板特性や製造プロセスのばらつきの影響が低減される。
【０００９】
また他の本発明の好適な態様は、前記第１回路と前記第２回路とのそれぞれに共通の入力を与える配線が、前記第１要素列と前記第２要素列との間に配置され、前記両回路で共用されることを特徴とする半導体装置である。
【００１０】
本態様によれば、ミラー配置とした場合に、対をなす両要素に共通に必要な配線は両要素の間隙に配置され、両要素からこの間隙側（すなわち内側）に引き出された配線がこの共通配線に接続される。同一の信号源、電源等から両要素に別々の配線で信号、電源を供給した場合には、配線経路の相違に起因して両要素での特性差が生じ得るが、本態様ではそれが低減される。
【００１１】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００１２】
［実施形態１］
図１は、本発明に係る半導体装置の主要部の模式的な平面図であり、半導体基板上に形成された２系統の信号処理回路の模式的なレイアウトを示している。各系統の信号処理回路は、それぞれ順次接続される４段の回路ブロックＡ，Ｂ，Ｃ，Ｄから構成され、基板上に２列に配置される。すなわち、回路ブロックＡ１，Ｂ１，Ｃ１，Ｄ１は、一直線上に並んで配置されて第１のブロック列Ｐを成し、回路ブロックＡ２，Ｂ２，Ｃ２，Ｄ２は、第１ブロック列に並行に直線上に並んで配置されて第２のブロック列Ｑを成す。なお、ここでＡ１及びＡ２、Ｂ１及びＢ２、Ｃ１及びＣ２、Ｄ１及びＤ２はそれぞれ互いに同一構成の回路ブロックであり、また互いに対向して配置される。また、Ａ１及びＡ２、Ｂ１及びＢ２、Ｃ１及びＣ２、Ｄ１及びＤ２の回路パターンの相互関係は、ミラー配置の関係とすることもできるが、ここでは、平行移動により互いの回路パターンが一致する平行配置の関係に構成される。本実施形態では、各回路ブロックから回路ブロック列の側方へ引き出される配線がないため、平行配置としても２つの回路ブロック列の間に配線のためのスペースを確保する必要がなく、両回路ブロック列を近接して配置することができ、基板の位置に応じた特性ばらつきの影響を抑制することができる。また、製造プロセスが基板面上で定義される方位方向に関して等方的であることは必ずしも保証されない。しかし、たとえ製造プロセスが異方性を有していても、平行配置とした場合には、２つの回路ブロックは基本的に互いに同様の影響を受ける。そのため、製造プロセスに起因する２つの信号処理回路間の特性の相違が抑制されることも期待される。
【００１３】
第１信号処理回路Ｘは、回路ブロックＡ１，Ｂ２，Ｃ１，Ｄ２を順に接続して構成される。また、第１信号処理回路Ｘと同等の処理を行う第２信号処理回路Ｙは、回路ブロックＡ２，Ｂ１，Ｃ２，Ｄ１を順に接続して構成される。このように、第１信号処理回路、第２信号処理回路はそれぞれ第１ブロック列、第２ブロック列の回路ブロックを交互に接続して構成される。そのため、回路ブロックＡ１−Ｂ２間を接続する配線と、回路ブロックＡ２−Ｂ１間を接続する配線とは平面配置上、互いに交差し、よって両配線は異なる配線層に振り分けて構成される。具体的には、回路ブロックＡ１−Ｂ２間は第１アルミニウム（Ａｌ）層で形成された第１Ａｌ配線３０で接続され、回路ブロックＡ２−Ｂ１間は第２Ａｌ層で形成された第２Ａｌ配線３１で接続される。同様に、回路ブロックＢ１−Ｃ２間は第１Ａｌ配線３２で接続され、回路ブロックＢ２−Ｃ１間は第２Ａｌ配線３３で接続される。また、回路ブロックＣ１−Ｄ２間は第１Ａｌ配線３４で接続され、回路ブロックＣ２−Ｄ１間は第２Ａｌ配線３５で接続される。
【００１４】
よって、第１信号処理回路における信号の経路は順に、入力信号線４０、回路ブロックＡ１、第１Ａｌ配線３０、回路ブロックＢ２、第２Ａｌ配線３３、回路ブロックＣ１、第１Ａｌ配線３４、回路ブロックＤ２、出力信号線４１である。一方、第２信号処理回路における信号の経路は順に、入力信号線４２、回路ブロックＡ２、第２Ａｌ配線３１、回路ブロックＢ１、第１Ａｌ配線３２、回路ブロックＣ２、第２Ａｌ配線３５、回路ブロックＤ１、出力信号線４３である。
【００１５】
なお、回路ブロック間の交差する配線での信号のクロストークを低減するために、３層Ａｌ構造を採用し、配線の交差部分に接地されたＡｌ層を挿入する構成とすることもできる。この構成では、配線３１，３３，３５が第３Ａｌ層で形成され、第１Ａｌ配線と第３Ａｌ配線との交差部分に、それらの中間層として第２Ａｌ層が挿入され、この第２Ａｌ層が接地される。
【００１６】
回路ブロックは複数の回路素子から構成されるものである場合もあるし、例えば、抵抗、コンデンサ、トランジスタ等の単一の回路素子である場合もある。また単なる配線も、回路ブロックとして捉えることができる。
【００１７】
［実施形態２］
図２は、本発明に係る他の半導体装置の主要部の模式的な平面図であり、上記第１の実施形態と同様、半導体基板上に形成された２系統の信号処理回路の模式的なレイアウトを示している。本実施形態において上記第１の実施形態と同様の構成要素には同一の符号を付し、説明の簡略化を図る。
【００１８】
本実施形態では、上記第１の実施形態と相違して、回路ブロックは、それらを順次接続する配線３０〜３５のほかに、電源ラインや他の信号線に接続される。これに対応して、互いに対向配置されるＡ１及びＡ２、Ｂ１及びＢ２、Ｃ１及びＣ２、Ｄ１及びＤ２の回路パターンの相互関係はミラー配置の関係とされる。
【００１９】
ミラー配置とすることにより、各回路ブロックから電源ラインへの配線や他の信号線の引き出し方向が、第１ブロック列Ｐと第２ブロック列Ｑとの中心線に対し線対称となる。すなわち、図２に示すように、途中の回路ブロックＢ１，Ｂ２にそれぞれ設けられる個別の信号線５０，５１を両方とも２つのブロック列Ｐ，Ｑの外側へ引き出すように構成することができる。２つの対向する回路ブロックを平行配置とした場合には、信号線５０，５１のいずれかを２つのブロック列Ｐ，Ｑの間に配置するためのスペースが必要とされる。これに対し、２つの対向する回路ブロックをミラー配置として、信号線５０，５１の双方を外側に引き出すことにより、ブロック列Ｐ，Ｑ間に必要なスペースを少なくすることができ、両ブロック列Ｐ，Ｑを互いに近づけて配置することができる。これにより、基板特性や製造プロセスの基板面内での位置の違いに応じたばらつきの影響が低減される。
【００２０】
また、両ブロック列Ｐ，Ｑで共通に使用される電源を供給するために、両ブロック列の間に電源ライン５４が配置される。例えば、配線３０，３２，３４は第１Ａｌ層、配線３１，３３，３５は第３Ａｌ層で構成し、電源ライン５４は互いに交差する配線３０，３２，３４と配線３１，３３，３５との中間層である第２Ａｌ層で構成される。両ブロック列の回路ブロックは、ブロック列の内側に向けて引き出される配線５６によって、この共通の電源ライン５４に接続される。
【００２１】
［実施形態３］
上記第１及び第２の実施形態の信号処理回路においては、信号の流れに対して各回路ブロックが直列接続されたが、各回路ブロックは並列接続であってもよい。本実施形態は、回路ブロックが並列接続される場合の一例を説明するものである。図３は、各回路ブロックがコンデンサであり、２つのコンデンサの並列接続が２系統構成される回路の模式的な平面図である。
【００２２】
図において略正方形の蓄積部７０，７２，７４，７６はそれぞれ、例えば第１Ａｌ層、第２Ａｌ層、第３Ａｌ層、第４Ａｌ層で形成された電極が積層されて構成されたコンデンサである。ここで、第２Ａｌ層の電極と第４Ａｌ層の電極とが電気的に接続され、これらがコンデンサの一方電極を構成し、また第１Ａｌ層の電極と第３Ａｌ層の電極とが電気的に接続され、これらがコンデンサの他方電極を構成する。
【００２３】
例えば、蓄積部７０と蓄積部７２とは第１Ａｌ層に形成される第１Ａｌ配線８０，８１を用いて接続され、蓄積部７４と蓄積部７６とは第３Ａｌ層に形成される第３Ａｌ配線８２，８３を用いて接続される。具体的には、第１Ａｌ配線８０が蓄積部７０の一方電極と蓄積部７２の一方電極とにコンタクトしてそれら両電極を接続し、第１Ａｌ配線８１が蓄積部７０の他方電極と蓄積部７２の他方電極とにコンタクトしてそれら両電極を接続する。また、第３Ａｌ配線８２が蓄積部７４の一方電極と蓄積部７６の一方電極とにコンタクトしてそれら両電極を接続し、第３Ａｌ配線８３が蓄積部７４の他方電極と蓄積部７４の他方電極とにコンタクトしてそれら両電極を接続する。この構成により、蓄積部７０，７２からなるコンデンサの並列接続と、蓄積部７４，７６からなるコンデンサの並列接続とが構成される。
【００２４】
なお、蓄積部７０〜７６相互間のスペース及び第１Ａｌ配線８０，８１と第３Ａｌ配線８２，８３の中間層には第２Ａｌ層で形成されるシールド電極８６が設けられ、２系統のコンデンサの並列接続体の間でのクロストークを抑制している。
【００２５】
また、ここでは説明を簡単とするために、蓄積部を２段２列とした場合の、対角方向の２つの蓄積部を並列接続する構成を例示したが、蓄積部を３段以上並べた場合には、上記第１の実施形態と同様に、第１列の蓄積部と第２列の蓄積部とを互い違いに選択してそれらを接続し、コンデンサの多段並列接続体が構成される。その際、蓄積部間を接続する配線の仕方も上記第１の実施形態と同様であり、例えば、あるコンデンサの並列接続体は第１Ａｌ配線と第３Ａｌ配線とを交互に用いて順に蓄積部が接続される。
【００２６】
［実施形態４］
本実施形態は、回路ブロックが並列接続される場合の他の例を説明するものである。図４は、各回路ブロックがＭＯＳトランジスタであり、４つの等価なトランジスタを並列接続して実質的に大きなゲート幅を有するトランジスタを２つ構成する回路例の模式的な平面図である。第１列のトランジスタ９０〜９３と第２列のトランジスタ１００〜１０３とは、それぞれが互いにミラー配置の関係に構成される。互いにミラー配置された第１列のトランジスタと第２列のトランジスタとを互い違いに選択して並列接続することにより、製造プロセスの異方性の影響が相殺され、２つの並列接続トランジスタの相対精度を確保することができる。図４には、第１並列接続トランジスタを構成するトランジスタ９０，１０１，９２，１０３のゲートが第１Ａｌ配線３０、第２Ａｌ配線３３、第１Ａｌ配線３４で接続されて共通ゲートとして構成され、一方、第２並列接続トランジスタを構成するトランジスタ１００，９１，１０２，９３のゲートが第２Ａｌ配線３１、第１Ａｌ配線３２、第２Ａｌ配線３５で接続されて共通ゲートとして構成されている様子が示されている。
【００２７】
【発明の効果】
本発明の半導体装置によれば、同一の半導体基板上に形成される２つの同一回路の相対精度が向上する。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の半導体基板上に形成された２系統の信号処理回路の模式的なレイアウトを示す平面図である。
【図２】本発明の第２の実施形態に係る半導体装置の半導体基板上に形成された２系統の信号処理回路の模式的なレイアウトを示す平面図である。
【図３】本発明の第３の実施形態である、コンデンサの並列接続が２系統構成される回路の模式的な平面図である。
【図４】本発明の第４の実施形態である、ＭＯＳトランジスタの並列接続が２系統構成される回路の模式的な平面図である。
【図５】従来の２系統の信号処理回路のレイアウトを示す模式的な平面図である。
【符号の説明】
３０，３２，３４，８０，８１第１Ａｌ配線、３１，３３，３５，８２，８３第２Ａｌ配線、５０，５１信号線、５４電源ライン、７０，７２，７４，７６蓄積部、８６シールド電極、９０，９１，９２，９３，１００，１０１，１０２，１０３トランジスタ。

Claims

同一構成の第１回路及び第２回路が同一半導体基板上に集積化された半導体装置であって、
それぞれ半導体素子あるいは複数の半導体素子が組み合わされた回路ブロックからなる第１要素乃至第ｎ要素（ｎは３以上の自然数）が一列に配置された第１要素列と、
前記第１要素列と同一構成を成し、前記第１要素列と並列に配置される第２要素列と、
を有し、
前記第１回路及び前記第２回路は、それぞれ前記第１要素列の要素と前記第２要素列の要素とを交互に接続して構成され、
前記第１要素列の第ｋ要素（ｋはｎ−１以下の自然数）と前記第２要素列の第（ｋ＋１）要素とは第１配線層で接続され、
前記第２要素列の第ｋ要素と前記第１要素列の第（ｋ＋１）要素とは第２配線層で接続されること、
を特徴とする半導体装置。
請求項１記載の半導体装置において、
前記第１要素列の第ｋ要素の回路構成と前記第２要素列の第ｋ要素の回路構成とは、前記第１要素列と前記第２要素列との中心線に対して互いに線対称であること、
を特徴とする半導体装置。
請求項２記載の半導体装置において、
前記第１回路と前記第２回路とのそれぞれに共通の入力を与える配線は、前記第１要素列と前記第２要素列との間に配置され、前記両回路で共用されること、を特徴とする半導体装置。