JPH033267A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特にマスタスライス方式
を適用して形成される半導体集積回路におけるゲートア
レイＩＣの基本セルの配列構成に関する。

（従来の技術） 従来ゲートアレイとしては、第３図に示すように、周縁
部に入出力（Ｉｌｏ）セル２を形成すると共にこの入出
力セル２上にそれぞれ取り出し用の入出力（Ｉｌｏ）バ
ッド３を形成した半導体基板１内に、素子領域として、
トランジスタや抵抗等からなる基本セル４を、配線領域
５を挾んで規則的に配列し、これら素子領域を必要に応
じて接続するような配線マスクを作製して、トランジス
タや抵抗を配線パターンにより接続加工することにより
、所望の回路を形成するようにしたマスタスライス方式
の半導体集積回路装置が広く用いられるようになってい
る。

このようなマスタスライス方式の半導体集積回路装置に
おいては、基本セル４の列は縦方向に複数個形成されて
おり、この基本セル列間が配線チャネル５となっている
。そして、この各基本セル列は、第４図に拡大平面図（
第６図（ｂ）にＡ−Ａ断面図の一例を示す）を示すよう
に、ｎ−シリコン基板１内に形成されたｐ型ウェル領域
６内にｎ型ソース・ドレイン領域９およびｐ型ガートバ
ンド１３が形成されており、さらにｐ型ウェル領域６の
外側には、ｐ型ソース・ドレイン領域１０およびｎ型ガ
ートバンド１１が形成されている。また、これらのソー
ス・ドレイン領域９および１０のそれぞれを挾むように
ポリシリコンゲート電極７．８が形成されており、ソー
ス・ドレイン領域９および１０．ポリシリコンゲート電
極７．′８間を配線接続することで各種機能セルを実現
するように構成されている。ここで、１２はＶｄｄ、１
４はＶｓｓの各パワー配線である。

この構造では、第５図に示すように、基本セル４を隙間
なく縦方向に配置しているため、ｐ型ウェル領域６相互
は少なくとも一列分電気的に接続された状態となってお
り、通常接地電位Ｖｓｓに固定されている。

なお、各基本セル４間は、第１および第２の配線層１５
．１６によって接続されている。１７は第１および第２
の配線層１５．１６間の接続のためのスルーホールであ
る。

このような従来のゲートアレイＩＣによってアナログ機
能セルを実現する場合を考える。例えば、第６図（ａ）
に示す演算増幅器回路を構成する場合、各トランジスタ
は基本セル内のトランジスタを直列及び並列接続して実
現することができるが、位相補償コンデンサＣについて
は、第６図（ｂ）（第４図のＡ−Ａ断面に相当する）に
示すように、基本セル内のトランジスタのゲート電極７
．８とｐ型ウェル領域６との間のゲート容量を利用して
実現する必要がある。

しかしながら、ｐ型ウェル領域６の電位は、通常接地電
位Ｖｓｓに固定されているため、コンデンサＣの片方の
電極どちらかはＶｓｓとなるため、実現不可能である。

また、第７図に示すようなＡ／Ｄ変換器等に用いる高精
度抵抗ラダーを実現する場合も、各抵抗素子Ｒとして基
本セル内トランジスタのｎ型ソース・ドレイン領域を利
用し、ｐ型ウェル領域６との電位差による抵抗値の電圧
依存性をなくすため、各抵抗部層にｐ型ウェル領域を分
離する必要があるが、従来のようなｐ型ウェル領域６相
互が電気的に接続された状態となっているようなセル配
列構成では実現不可能であり、安定した抵抗値が得られ
ないと言う問題があった。

このような欠点を避けるため、ｐ型ウェル領域同志が接
続されないように間隔をあけて基本セルを配置すること
も考えられるが、ｐ型ウェル間隔は、１５〜２０μｍ程
度とらなければならず、基本セルの配列方向の幅（３０
μｍ程度）に比べて無視できない大きさであるため、集
積度の著しい低下をきたすという問題があった。

（発明が解決しようとする課題） このように、従来のゲートアレイＩＣでは、少なくとも
一列分以上の基本セルが１つの一導電型ウエル領域を共
用した構成となっていたため、導電型ウェル領域の一部
を独立した電位で使用するようなアナログ回路を実現す
るには、膨大な面積を必要とし、コストの高騰を招くこ
とになる。

このように、マスタスライス方式の半導体集積回路装置
におけるゲートアレイでアナログ機能セルを作り込むこ
とは極めて困難であった。

本発明は、前記実情に鑑みてなされたもので、素子面積
の増大を招くことなく、容易にアナログ回路を構成する
ことのできる半導体集積回路装置を提供することを目的
とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、基本セルの配列構成を、基本セルの
一導電型のウェル領域同志が隣り合わな・いように、配
列方向に直角に基本セルをずらし、隣接ウェル領域が電
気的に分離された部分を有するようにしている。

（作用） 上記構成によれば、基本セルの配列構成を、基本セルの
一導電型のウェル領域同志が隣り合わないように、配列
方向に直角にずらして形成された電気的分離部分を有す
るようにしているため、電気的分離用の間隔をとること
なく必要に応じて電気的に独立なウェル領域を形成でき
、小形のアナログ回路の形成が可能となる。

望ましくは、隣接基本セルのウェル領域を反転して配置
するようにすれば、素子面積の増大を防止することが可
能となる。

また、配列方向を軸としてウェル領域を１つおきに反転
した配置とし、基本セル毎にウェル領域を分離するよう
にすれば、ウェル領域が基本セル毎に独立した構造とす
ることができ、ウェル電位が固定されないため、−導電
型のウェル領域を独立した電位で使用するようなアナロ
グ回路も素子面積の増大を招くことなく、容易に形成可
能である。

（実施例） 以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。

第１図に、本発明の基本セル配列方式にて実現した演算
増幅回路を示す。

この演算増幅回路は、内部構成およびセルサイズは第４
図に示した従来の基本セルと同様であるが、基本セル配
列方向を軸に反転した構造になっており、第１のｐ型ウ
ェル領域６を有する基本セル４と、反転して形成された
隣接基本セルである第２のｐ型ウェル領域６１を有する
基本セル４１とが交互に配列されている。そしてこれら
は第１及び第２のｐ型ウェル領域６，６１が接続しない
ように、基本セルをｐ型ウェル領域間隔の最小寸法ルー
ル分したけずらして形成されている。

図中、上方の３セルがコンデンサ形成部を構成しており
、１２はＶｄｄライン、１４はＶｓｓラインである。そ
してＶｓｓライン１４は基本セル列−本に対し２本形成
されている。５は配線領域である。

上記構成によれば、ｐ型ウェル領域が基本セル毎に独立
しており、ウェル電位が固定されないため、ゲート電極
とｐ型中エル間のゲート容量を利用して容易にコンデン
サの形成が可能となる。

また、他のトランジスタの接続は、従来の回路構成と同
様に行えば良く、小形で良好な演算増幅回路の形成が可
能となる。

なお、前記実施例では、演算増幅回路について説明した
が、他の回路にも適用可能であることはいうまでもなく
、第２図に基本セル構造を示すように、第１のｐ型ウェ
ル領域６を有する基本セル４と、反転して形成された隣
接基本セルである第２のｐ型ウェル領域６１を有する基
本セル４１とが第１及び第２のｐ型ウェル領域が接続し
ないように、基本セルをｐ型ウェル領域間隔の最小寸法
ルール分したけずらして交互に配列されているもののみ
ならず、必要に応じて所定位置の隣接基本セルのｐ型ウ
ェル領域が独立となるように配列方向に直角にずらせば
良い。

また、第７図等価回路を示したような高精度抵抗ラダー
も同様の基本セル単位で抵抗Ｒを形成するようにすれば
ｐ型ウェル領域の電位も各分圧値に設定でき、電圧依存
の少ない高精度抵抗が実現可能となる。

また、この構造では、基本セル列に凹凸ができるが、四
部に基本セル内のガートバンドを形成するように設計す
れば、基本セルアレイ部の面積は従来とほぼ同程度に維
持することが可能である。

加えて、これら実施例では、ｎ型基板を用いてこの基板
内にｐ型ウェル領域を形成し、このｎ型基板領域とｐ型
ウェル領域とで基本セルを構成したが、逆の導電型の基
板およびウェル領域を用いた場合にも適用可能であるこ
とはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置によれば
、ゲートアレイＩＣにおいて、基本セルの配列構成を、
基本セルの一導電型のウェル領域同志が隣り合わないよ
うに、配列方向に直角にずらして形成された電気的分離
部分を有するようにしているため、電気的分離用の間隔
をとることなく必要に応じて電気的に独立なウェル領域
を形成でき、小形のアナログ回路の形成が可能となる。

また、この電気的分離部分の基本セルのウェル領域は隣
接基本セルのウェル領域と反転して形成するようにすれ
ばより小形化をはかることが可能となる。

また、配列方向を軸としてウェル領域を１つおきに反転
した配置とし、基本セル毎にウェル領域を分離するよう
にすれば、ウェル領域が基本セル毎に独立した構造とす
ることができ、ウェル電位が固定されないため、ウェル
領域を独立した電位で使用するようなアナログ回路も素
子面積の増大を招くことなく、容易に形成可能となる。

【図面の簡単な説明】

第１図は本発明実施例の半導体装置を示す図、第２図は
本発明の基本セル構造を示す説明図、第３図は従来のゲ
ートセルアレイを示す図、第４図は第３図に示した基本
セルの拡大図、第５図は第３図のゲートセルアレイの配
線例を示す図、第６図（ａ）は演算増幅器の等価回路を
示す図、第６図（ｂ）は同演算増幅器のコンデンサ部の
断面図、第７図は高精度抵抗ラダーの等価回路を示す図
である。 １・・・ｎ型シリコン基板、６．６１・・・ｐ型ウェル
領域、４．４１・・・基本セル、５・・・配線チャネル
、７．８・・・ケート電極、９．１０・・・ソース・ド
レイン領域、１１・・・ｎ型ガートバンド、１２・・・
Ｖｄｄライン、１３・・・ｐ型ガートバンド、１４・・
・Ｖｓｓライン、Ｃ・・・コンデンサ領域。

Claims (1)

【特許請求の範囲】
1. （１）半導体基板表面に形成された第１導電型のトラン
   ジスタと前記基板表面の第１導電型のウェル領域内に形
   成された第２導電型のトランジスタとから構成された基
   本セルをアレイ状に配列して形成した基本セル列を有し
   、これらのトランジスタを必要に応じて形成される配線
   パターンにより接続して所望の回路を形成するようにし
   たマスタスライス方式の半導体集積回路装置において、
   基本セルの配列構成を、基本セルのウェル領域同志が電
   気的に接続しないように、配列方向に対してずらして形
   成される基本セルを具備したことを特徴とする半導体装
   置。