JP2010278450A - アナログディジタル変換器 - Google Patents
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Abstract
【解決手段】半導体基板200上には、Pチャネルトランジスタ104aを有するアナログスイッチが形成されている。アナログスイッチの上層には、アナログスイッチに重なる領域に、櫛形電極401・402・501・502が形成され、キャパシタが構成されている。
【選択図】図4
Description
半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記容量素子の第1の電極が接続されたアナログディジタル変換器であって、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とする。
第1の例のアナログディジタル変換器であって、
上記第1および第2の電極が形成されている層と、上記アナログスイッチとの間の層に、シールド層が形成されていることを特徴とする。
第2の例のアナログディジタル変換器であって、
上記シールド層は、上記第1および第2の電極と同じピッチおよび幅に形成された部分を有することを特徴とする。
第1の例のアナログディジタル変換器であって、
上記第1および第2の電極が形成されている層における、上記ソース領域およびドレイン領域と重なる領域には、シールド配線が形成されていることを特徴とする。
第4の例のアナログディジタル変換器であって、
上記シールド配線は、上記第1または第2の電極における近接する部分と同じピッチおよび幅に形成された部分を有することを特徴とする。
第5の例のアナログディジタル変換器であって、
上記シールド配線の外方側に、さらに、上記ピッチおよび幅に形成された部分を有するシールド配線が形成されていることを特徴とする。
第1の例のアナログディジタル変換器であって、
上記第1および第2の電極の周辺部に、上記第1および第2の電極と同じピッチおよび幅に形成された部分を有する周辺配線が形成されるとともに、
上記アナログスイッチの周辺部における、上記周辺配線と重なる領域に、半導体素子が形成されていることを特徴とする。
第1の例のアナログディジタル変換器であって、
上記容量素子は、さらに、それぞれ上記第1および第2の電極に接続された第3および第4の電極を有し、
上記第3および第4の電極は、上記第1および第2の電極が形成されている層と、上記アナログスイッチとの間の層に形成されていることを特徴とする。
第8の例のアナログディジタル変換器であって、
上記第1の電極と第3の電極、および第2の電極と第4の電極とが、それぞれ重なるように形成されていることを特徴とする。
第8の例のアナログディジタル変換器であって、
上記第1の電極と第4の電極、および第2の電極と第3の電極とが、それぞれ重なるように形成されていることを特徴とする。
第1の例のアナログディジタル変換器であって、
上記アナログスイッチの周辺部における、上記第1および第2の電極と重なる領域に、さらに他のアナログスイッチが形成されていることを特徴とする。
アナログディジタル変換器の設計方法であって、
半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記容量素子の第1の電極が接続され、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成された単位容量素子セルを複数配置することにより、所定の容量の容量素子を構成することを特徴とする。
(回路構成)
実施形態1の10ビット逐次比較型アナログディジタル変換器の例について、まず、アナログディジタル変換器100の回路構成を図2に基づいて説明する。このアナログディジタル変換器100には、容量比が16:8:4:2:1のキャパシタ16C、8C、4C、2C、1Cを含む容量アレイブロック101が設けられている。(キャパシタ1Cは6個設けられ、そのうちの5個は、R−2R抵抗アレイ102を用いることによって、1/2、1/4、1/8、1/16、1/32の容量比として働くようにされている。)
各キャパシタの一方の電極は、アナログスイッチ群103に設けられた例えば3個ずつのアナログスイッチ104に接続されている。これらのアナログスイッチ104は、高電位の基準電圧VrefH、低電位の基準電圧VrefL、これらがR−2R抵抗アレイ102によって分圧された電圧、またはアナログ入力電圧Ain等を選択的に各キャパシタに印加する。
上記各キャパシタは、図3〜図7に示すような単位キャパシタ201が1つまたは複数組み合わされて構成される。各単位キャパシタ201は、アナログスイッチ104が形成された半導体基板200上に、例えばアルミニウムから成る第1〜第3金属配線層(M1層300〜M3層500)が設けられて構成されている。
次に、上記のように形成される単位キャパシタ201、および比較器105、制御回路106などが半導体基板上に配置される場合のレイアウトの例を図8に基づいて説明する。
図11〜図13に示すように、M2・M3層400・500におけるシールド403・404・503・504の外方側に、ダミー配線411・511が形成されている。このダミー配線411・511は、櫛形電極401・402の平行部401a・402aと同じ幅およびピッチの部分を有している。これによって、製造プロセスにおいてエッチング程度のばらつきを抑制できるので、上記平行部401a・402aの形状精度、したがって、A/D変換精度を高くすることが容易にできる。
前記実施形態1で説明したように、トランジスタ104a・104bのスイッチングノイズの影響低減が容易な点では、M1層300をシールド313・323として用いることが適しているが、これに限らず、M1層300もキャパシタを構成する電極として用いて、より小面積化を図ったり、大容量化を図ったりしてもよい。
半導体基板200に形成されるトランジスタは、1つのアナログスイッチ104に限らず、他の1つ以上のアナログスイッチ604や、1つ以上の単独のトランジスタなどを形成し、種々の回路が構成されるようにしてもよい。例えば、図16、図17に示すように、Nウェル210内にP+領域611・612(ソースとドレイン)、およびポリシリコンゲート613が形成されることによって、Pチャネルトランジスタ604aが形成されている。また、半導体基板200上に直接N+領域621・622(ソースとドレイン)、およびポリシリコンゲート623(ゲート)が形成されることによってNチャネルトランジスタ604bが形成されている。
前記実施形態1では、櫛形電極401と櫛形電極502の平行部401a・502a、および櫛形電極402と櫛形電極501の平行部402a・501aがそれぞれ重なるように形成され、半導体基板200に垂直な方向にも容量が発生する例を示したが、半導体基板200に平行な方向にだけ容量が発生するようにしてもよい。具体的には、例えば図18〜図21に示すように、M2層400の櫛形電極401’・402’は、それぞれM3層500の櫛形電極501・502に重なるように形成されている。
(単位キャパシタ201等の他のレイアウト)
実施形態1で説明したような、単位キャパシタ201は、半導体基板上に1列に配置されるのに限らず、例えば図22に示すように2列に配置されてもよい。
(LSIチップ上のレイアウト)
実施形態1、6で説明したようなアナログディジタル変換器100がLSIチップ上に配置されるレイアウトは、特に限定されないが、例えば、以下のようにレイアウトすることができる。
(アナログディジタル変換器の設計手法)
実施形態1(図8)や実施形態6(図22)で説明したように、単位キャパシタ201を所定数配置することによって、種々の容量を有するキャパシタとアナログスイッチとの組み合わせを構成することができる。そこで、上記単位キャパシタ201をセルとしてライブラリに登録し、これを並べて配置した配置データを作成することによって、上記のようにLSIチップの面積が小さいとともに、容量比の精度が高いうえクロストークの影響が少なく、したがって一定品質のアナログディジタル変換精度が高いアナログディジタル変換器を少ない工数で設計することが容易にできる。
単位キャパシタ201と伴に、容量素子だけが形成されて、アナログスイッチ104は形成されていない単位キャパシタも混在して用いられて、アナログディジタル変換器が構成されてもよい。すなわち、必要な数のアナログスイッチが、1つまたはいくつかの単位キャパシタ201が有するアナログスイッチ104で足りる場合には、他の単位キャパシタには必ずしもアナログスイッチ104が形成されていなくてもよい。また、アナログスイッチ104が形成されていても実際に用いられていなかったりしてもよい。さらに、形成されているアナログスイッチ104が他の回路に用いられるようにしてもよい。
101 容量アレイブロック
102 R−2R抵抗アレイ
103 アナログスイッチ群
104 アナログスイッチ
104a Pチャネルトランジスタ
104b Nチャネルトランジスタ
105 比較器
106 制御回路
200 半導体基板
201 単位キャパシタ
210 Nウェル
211・212 P+領域
213 ポリシリコンゲート
214 N+拡散層
221・222 N+領域
223 ポリシリコンゲート
224 P+拡散層
300 M1層
301・302 スイッチ配線
311・312 電源配線
313・323 シールド
314・324 コンタクト
321・322 電源配線
351・352 櫛形電極
351a・352a 平行部
351b・352b 連結部
400 M2層
401・402 櫛形電極
401a・402a 平行部
401b・402b 連結部
403〜408 シールド
409 コンタクト
411・511 ダミー配線
412 配線パターン
500 M3層
501・502 櫛形電極
501a・502a 平行部
501b・502b 連結部
503〜508 シールド
509 コンタクト
604 アナログスイッチ
604a Pチャネルトランジスタ
604b Nチャネルトランジスタ
611・612 P+領域
613 ポリシリコンゲート
621・622 N+領域
623 ポリシリコンゲート
701・702 スイッチ配線
801 LSIチップ
802 入出力セル
802a 端子パッド
803 内部領域
Claims (1)
- 半導体基板上に形成された、Pチャネルトランジスタ、およびNチャネルトランジスタを有するアナログスイッチと、
第1および第2の電極を有する容量素子と、
を有し、
上記Pチャネルトランジスタのソース領域がNチャネルトランジスタのドレイン領域に接続され、Nチャネルトランジスタのソース領域がPチャネルトランジスタのドレイン領域に接続されるとともに、その何れか一方に、さらに上記容量素子の第1の電極が接続されたアナログディジタル変換器であって、
上記第1および第2の電極は、
上記アナログスイッチと異なる層における、上記アナログスイッチと重なる領域に形成されるとともに、
上記PチャネルトランジスタおよびNチャネルトランジスタのソース領域およびドレイン領域の配置パターンとは異なる櫛形のパターンに形成されていることを特徴とするアナログディジタル変換器。
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