JP3028420B2 - 半導体集積装置 - Google Patents
半導体集積装置Info
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- 230000002093 peripheral effect Effects 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高精度のアナログ回路を有する半導体集積装
置、特に一定の配置に基づいて配置された素子を具備す
る半導体集積装置に関する。
置、特に一定の配置に基づいて配置された素子を具備す
る半導体集積装置に関する。
D/A変換回路、A/D変換回路等アナログ回路の中でオペ
アンプと抵抗素子・容量素子等のインピーダンス素子を
組み合わせた増幅器が基本回路としてしばしば用いられ
る。第３図は増幅回路図の一例で、入力電圧41（VIN）
と出力電圧42（VOUT）は次の様な関係になる。
アンプと抵抗素子・容量素子等のインピーダンス素子を
組み合わせた増幅器が基本回路としてしばしば用いられ
る。第３図は増幅回路図の一例で、入力電圧41（VIN）
と出力電圧42（VOUT）は次の様な関係になる。
この時入力インピーダンス43（Z1）や帰還インピーダ
ンス44（Z2）は抵抗素子・容量素子などが用いられるが
例えば抵抗素子を用いて３倍の増幅回路を構成する場
合、 Z2＝Ｒ Z1＝R/3（３本並列に接続する） として全く同一構造の抵抗素子４本を用意する。半導体
集積回路上に実現する場合、ある基本長の抵抗素子に対
し1/3の長さの抵抗素子を用いて、抵抗値を1/3にそろえ
ることは難しい。そこで第２図の様に同一構造で同一間
隔で同一方向に配置された素子を並列接続することによ
って正確な抵抗比を実現しようとしていた。
ンス44（Z2）は抵抗素子・容量素子などが用いられるが
例えば抵抗素子を用いて３倍の増幅回路を構成する場
合、 Z2＝Ｒ Z1＝R/3（３本並列に接続する） として全く同一構造の抵抗素子４本を用意する。半導体
集積回路上に実現する場合、ある基本長の抵抗素子に対
し1/3の長さの抵抗素子を用いて、抵抗値を1/3にそろえ
ることは難しい。そこで第２図の様に同一構造で同一間
隔で同一方向に配置された素子を並列接続することによ
って正確な抵抗比を実現しようとしていた。
しかし第２図の様な配置方法をしても素子31、34の様
に列の端に配置された素子は、隣接しているトランジス
タ37や、別電源系のウェル38等周辺回路の影響により素
子31、34と素子32、33の電気的特性に差が生じ正確な抵
抗比を得にくいという問題点を有していた。
に列の端に配置された素子は、隣接しているトランジス
タ37や、別電源系のウェル38等周辺回路の影響により素
子31、34と素子32、33の電気的特性に差が生じ正確な抵
抗比を得にくいという問題点を有していた。
そこで本発明は上記問題点を簡単な付加操作で素子の
電気的特性を同じくして、より精度の高いアナログ回路
を実現することを目的とする。
電気的特性を同じくして、より精度の高いアナログ回路
を実現することを目的とする。
上記問題点を解決する為、本発明の半導体集積装置
は、半導体基板に形成されたインピーダンス素子を含む
半導体集積装置において、前記半導体集積装置は、配列
規則に基づいて配置形成された複数の前記インピーダン
ス素子からなるインピーダンス素子群を具備し、前記イ
ンピーダンス素子群の周囲にトランジスタやウェル等の
周辺回路素子を具備し、前記インピーダンス素子群にお
ける前記周辺回路素子と隣接する素子群境界端部に前記
インピーダンス素子群により形成される回路と別の回路
系に接続された別系統回路接続インピーダンス素子を設
け、前記複数のインピーダンス素子と前記別系統回路接
続インピーダンス素子は、同一もしくは略同一の形状及
び寸法を有したことを特徴としている。
は、半導体基板に形成されたインピーダンス素子を含む
半導体集積装置において、前記半導体集積装置は、配列
規則に基づいて配置形成された複数の前記インピーダン
ス素子からなるインピーダンス素子群を具備し、前記イ
ンピーダンス素子群の周囲にトランジスタやウェル等の
周辺回路素子を具備し、前記インピーダンス素子群にお
ける前記周辺回路素子と隣接する素子群境界端部に前記
インピーダンス素子群により形成される回路と別の回路
系に接続された別系統回路接続インピーダンス素子を設
け、前記複数のインピーダンス素子と前記別系統回路接
続インピーダンス素子は、同一もしくは略同一の形状及
び寸法を有したことを特徴としている。
抵抗、容量素子等の受動素子の電気的特性を等しくす
る目的で、同一規則の配列に配置しても、パターンが格
子状に並んでいるためウェハーを露光する時の光の回折
現象により配列の中と外側ではレジストの感光具合が異
なる、又製造工程中のエッチングの進み具合がやはり配
列の中と外側で異なるなどの原因により、配列の端に位
置する受動素子は電気的特性に差が生じる。そこで配列
の端に実際には回路上で使用しないダミー素子を設けて
おくことにより、上記問題点を回避できる。
る目的で、同一規則の配列に配置しても、パターンが格
子状に並んでいるためウェハーを露光する時の光の回折
現象により配列の中と外側ではレジストの感光具合が異
なる、又製造工程中のエッチングの進み具合がやはり配
列の中と外側で異なるなどの原因により、配列の端に位
置する受動素子は電気的特性に差が生じる。そこで配列
の端に実際には回路上で使用しないダミー素子を設けて
おくことにより、上記問題点を回避できる。
本発明の実施例を第１図をもとに説明する。
素子21〜26は同じ構造同じサイズを持った拡散抵抗素
子で、全て同じ方向、同じ間隔（距離Ｌ）で配置されて
おり、抵抗値はＲである。素子21、22、23は３本並列接
続され、Z1（＝R/3）として動作する。素子24は１本で
使用されZ2（＝Ｒ）として動作する。素子25、26は抵抗
値Ｒであるが、他の素子と接続はされずダミー抵抗、す
なわち非接続の抵抗として動作する。ただし他の抵抗素
子と同じ位置にコンタクトは設けておく。さらに基板電
位を安定させる為、ストッパー29を全ての抵抗素子の周
辺へ全ての抵抗素子から同じ距離になる様に配置してお
く。
子で、全て同じ方向、同じ間隔（距離Ｌ）で配置されて
おり、抵抗値はＲである。素子21、22、23は３本並列接
続され、Z1（＝R/3）として動作する。素子24は１本で
使用されZ2（＝Ｒ）として動作する。素子25、26は抵抗
値Ｒであるが、他の素子と接続はされずダミー抵抗、す
なわち非接続の抵抗として動作する。ただし他の抵抗素
子と同じ位置にコンタクトは設けておく。さらに基板電
位を安定させる為、ストッパー29を全ての抵抗素子の周
辺へ全ての抵抗素子から同じ距離になる様に配置してお
く。
この様な配置方法により増幅回路を構成すると第３図
において、入力電圧41（VIN）と出力電圧42（VOUT）の
関係は、 となる。この時素子21、22、23、24はダミー抵抗25、26
がある為、製造工程中のエッチングの進み方及び拡散の
深さ・広がり方が等しくなり、従って電気的特性が均一
となる為、 Z2:Z1＝3:1 ・・・（11） という抵抗比の精度が向上する。よって、 VOUT＝−３＊VIN ・・・（12） となり増幅回路としての性能が向上する。
において、入力電圧41（VIN）と出力電圧42（VOUT）の
関係は、 となる。この時素子21、22、23、24はダミー抵抗25、26
がある為、製造工程中のエッチングの進み方及び拡散の
深さ・広がり方が等しくなり、従って電気的特性が均一
となる為、 Z2:Z1＝3:1 ・・・（11） という抵抗比の精度が向上する。よって、 VOUT＝−３＊VIN ・・・（12） となり増幅回路としての性能が向上する。
第４図はダミー素子群の別の配置例である。もしチッ
プ面積上許されるならばダミー素子群48を使用する素子
群49の上下左右へ配置すればさらに抵抗比の精度は向上
する。
プ面積上許されるならばダミー素子群48を使用する素子
群49の上下左右へ配置すればさらに抵抗比の精度は向上
する。
又本実施例では素子25、26をダミー素子としたが、素
子21〜24を使用する回路とは別の回路系で使用しても、
素子21〜24の特性の均一性は失われない。この様に素子
21と25の特性を厳密に合わせなくても良い場合、ダミー
素子25、26の分だけチップ面積がむだにならずに済む。
子21〜24を使用する回路とは別の回路系で使用しても、
素子21〜24の特性の均一性は失われない。この様に素子
21と25の特性を厳密に合わせなくても良い場合、ダミー
素子25、26の分だけチップ面積がむだにならずに済む。
第５図は使用素子群とダミー素子群51の別の配置例で
ある。使用する素子52〜55と56〜59を二列に分けて配置
し、素子52、55、56、59の外側にダミー素子60、61、6
2、63を配置する。
ある。使用する素子52〜55と56〜59を二列に分けて配置
し、素子52、55、56、59の外側にダミー素子60、61、6
2、63を配置する。
上記実施例では抵抗素子として拡散抵抗を説明した
が、ポリシリコン抵抗でも同様の効果がある。
が、ポリシリコン抵抗でも同様の効果がある。
さらに本発明の構成方法は抵抗素子のみならず容量素
子、コイル、トランジスタ等へも適用可能である。
子、コイル、トランジスタ等へも適用可能である。
本発明の実施例をもう一つ述べておく。第６図はラダ
ー抵抗器D/A変換回路図である。３ビットのデジタルデ
ータ信号73、74、75により基準電圧70（VIN）を８段階
に分け出力電圧71（VOUT）として取り出す。
ー抵抗器D/A変換回路図である。３ビットのデジタルデ
ータ信号73、74、75により基準電圧70（VIN）を８段階
に分け出力電圧71（VOUT）として取り出す。
さらに詳しく動作を説明する。素子80〜87は本発明の
構成法によって配置された抵抗素子で、（第１図の配置
を拡張し、13本の素子の内両端の２本をダミー素子とす
る）、素子80〜83・87は抵抗値Ｒとし、素子84〜86は２
本を直列接続して抵抗値2Rとする。そしてトランジスタ
スイッチ76〜78・88〜90のオン抵抗に対してＲの値を10
0倍以上大きく設定し、トランジスタスイッチのオン抵
抗を無視できる様に定数設定をしておく。するとデジタ
ル信号73〜75の“H"、“L"にかかわらず、 I11＝I0＋I10＝2I0＝I1 ・・（13） I12＝I1＋I11＝2I1＝I2 ・・（14） I1N＝I2＋I12＝2I2＝I1N ・・（15） （但し素子81〜86を流れる電流を各々I10、I11、I12、I
0、I1、I2、又信号70より流れ込む電流をI1Nとする） つまりI0＝ｉとすると I1＝2i ・・・（17） I2＝4i ・・・（18） となり信号70から信号72に流れる電流Isは Is＝4i＊D75＋2i＊D74＋iD73 ・・・（19） となる。（例えば信号75が“H"ならD75＝１、“L"なら
ばD75＝φとする）よって出力電圧はIsと抵抗素子80に
よって決まり、上式（16）（19）より ここで例えば素子86の抵抗値が他の素子の抵抗値より
大きくなると、デジタルデータD73、D74、D75に対する
出力電圧特性の直線性が劣る。そこで本発明の配置方法
を適用することにより、素子80〜86の抵抗値が均一にな
り、D/A変換器としての性能が向上する。
構成法によって配置された抵抗素子で、（第１図の配置
を拡張し、13本の素子の内両端の２本をダミー素子とす
る）、素子80〜83・87は抵抗値Ｒとし、素子84〜86は２
本を直列接続して抵抗値2Rとする。そしてトランジスタ
スイッチ76〜78・88〜90のオン抵抗に対してＲの値を10
0倍以上大きく設定し、トランジスタスイッチのオン抵
抗を無視できる様に定数設定をしておく。するとデジタ
ル信号73〜75の“H"、“L"にかかわらず、 I11＝I0＋I10＝2I0＝I1 ・・（13） I12＝I1＋I11＝2I1＝I2 ・・（14） I1N＝I2＋I12＝2I2＝I1N ・・（15） （但し素子81〜86を流れる電流を各々I10、I11、I12、I
0、I1、I2、又信号70より流れ込む電流をI1Nとする） つまりI0＝ｉとすると I1＝2i ・・・（17） I2＝4i ・・・（18） となり信号70から信号72に流れる電流Isは Is＝4i＊D75＋2i＊D74＋iD73 ・・・（19） となる。（例えば信号75が“H"ならD75＝１、“L"なら
ばD75＝φとする）よって出力電圧はIsと抵抗素子80に
よって決まり、上式（16）（19）より ここで例えば素子86の抵抗値が他の素子の抵抗値より
大きくなると、デジタルデータD73、D74、D75に対する
出力電圧特性の直線性が劣る。そこで本発明の配置方法
を適用することにより、素子80〜86の抵抗値が均一にな
り、D/A変換器としての性能が向上する。
本発明は、複数の抵抗、容量、トランジスタ等の回路
素子を使う場合において、簡単なダミー素子を設けると
いう簡単な追加操作により、ダミー素子にはさまれた全
ての素子の電気的特性を均一にし、回路の性能を向上す
ることができる。
素子を使う場合において、簡単なダミー素子を設けると
いう簡単な追加操作により、ダミー素子にはさまれた全
ての素子の電気的特性を均一にし、回路の性能を向上す
ることができる。
又本発明はプロセス技術が変わっても適用できるもの
で高精度アナログ回路を実現する上で極めて応用範囲が
広い。
で高精度アナログ回路を実現する上で極めて応用範囲が
広い。
第１図は本発明による回路素子の配置図、第２図は従来
の回路素子配置図、第３図は増幅回路図、第４図は、本
発明によるダミー素子配置図、第５図は本発明による他
のダミー素子配置図、第６図はラダー抵抗型D/A変換回
路図である。
の回路素子配置図、第３図は増幅回路図、第４図は、本
発明によるダミー素子配置図、第５図は本発明による他
のダミー素子配置図、第６図はラダー抵抗型D/A変換回
路図である。
Claims (1)
- 【請求項１】半導体基板に形成されたインピーダンス素
子を含む半導体集積装置において、 前記半導体集積装置は、配列規則に基づいて配置形成さ
れた複数の前記インピーダンス素子からなるインピーダ
ンス素子群を具備し、 前記インピーダンス素子群の周囲にトランジスタやウェ
ル等の周辺回路素子を具備し、 前記インピーダンス素子群における前記周辺回路素子と
隣接する素子群境界端部に前記インピーダンス素子群に
より形成される回路と別の回路系に接続された別系統回
路接続インピーダンス素子を設け、 前記複数のインピーダンス素子と前記別系統回路接続イ
ンピーダンス素子は、同一もしくは略同一の形状及び寸
法を有したことを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221925A JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63221925A JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0269972A JPH0269972A (ja) | 1990-03-08 |
| JP3028420B2 true JP3028420B2 (ja) | 2000-04-04 |
Family
ID=16774307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63221925A Expired - Lifetime JP3028420B2 (ja) | 1988-09-05 | 1988-09-05 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3028420B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4113199B2 (ja) * | 2005-04-05 | 2008-07-09 | 株式会社東芝 | 半導体装置 |
| JP4880939B2 (ja) * | 2005-07-29 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置 |
| WO2008111208A1 (ja) | 2007-03-15 | 2008-09-18 | Fujitsu Microelectronics Limited | 半導体集積回路 |
| JP5433957B2 (ja) * | 2008-02-26 | 2014-03-05 | 株式会社リコー | 半導体装置 |
| JP5415710B2 (ja) | 2008-04-10 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5723998B2 (ja) * | 2014-01-15 | 2015-05-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57128949A (en) * | 1981-02-04 | 1982-08-10 | Hitachi Ltd | Electric resistance device |
| JPS57202774A (en) * | 1982-03-29 | 1982-12-11 | Nec Corp | Semiconductor device |
| JPS5821365A (ja) * | 1982-03-29 | 1983-02-08 | Nec Corp | 半導体集積回路装置 |
| JPS6221260A (ja) * | 1985-07-19 | 1987-01-29 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1988
- 1988-09-05 JP JP63221925A patent/JP3028420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0269972A (ja) | 1990-03-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080204 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| EXPY | Cancellation because of completion of term | ||
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