JPS6356707B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は全体として半導体集積回路に関するも
のであり、更に詳しくいえば集積回路に用いられ
る抵抗素子に関するものである。

集積回路の製造に際しては、下側の物質（この
物質はたとえば基板）の上に半導体抵抗層を拡散
などにより形成することにより、電気抵抗素子を
作ることが普通であり、その抵抗層は下側の物質
とは異なる半導体の形の物質が得られるようにド
ープされる。周知のように、半導体物質は基本的
にはｎ形またはｐ形であり、ｎ形物質には電荷キ
ヤリヤとして多数の自由電子が得られるように５
価の原子や選択された濃度でドープされ、ｐ形物
質には電荷キヤリヤとして多数の自由正孔が得ら
れるように３価の原子が選択された濃度でドープ
される。たとえば、ｐ形基板の表面内に拡散され
たｎ形材料で抵抗層を形成できる。ｎ形抵抗層に
対する電気接点が抵抗層の両端に設けられ、その
抵抗層により与えられる抵抗値は主としてその寸
法に依存する。一般に、そのような抵抗層は一定
の深さまで拡散され、抵抗値は抵抗層の幅と長さ
により決定される。

この一般的な種類の半導体抵抗素子の基本的な
問題は、それらの電圧−電流特性が非直線である
こと、すなわち、抵抗素子に印加される電圧が変
るにつれてその抵抗値が大幅に変ることである。
この場合に、抵抗層と、それに隣接する基板が接
合電界効果トランジスタ（JFET）と同様にふる
まうから、この現象は時にはJFET効果と呼ばれ
る。とくに、ｎ形抵抗素子とｐ形基板の間の接合
に沿つて空乏領域または空間電荷領域が形成さ
れ、この領域の厚さは接合に印加されている電圧
の差に従つて変化する。実際には、空乏領域はｎ
形抵抗層の上に張り出してその抵抗層の実効深さ
を浅くして、抵抗層の抵抗値を大幅に高くする。
接合に沿う任意の点における空乏領域の厚さは、
その点における接合に印加されている電圧に依存
する。したがつて、抵抗値に空乏領域が及ぼす全
体的な作用は、抵抗器の端子に印加される電圧の
レベルに依存する。

この非直線性の問題はデジタル集積回路にはほ
とんど、あるいは全く何の影響も及ぼさない。そ
の理由は、デジタル装置では主として関係するも
のが絶対値ではなくて、電圧または電流のしきい
値だからである。他方、アナログ回路においては
電圧または電流の絶対値が重要であるから、抵抗
器の非直線性は重要な問題である。たとえば、デ
ジタル−アナログ変換器においては、抵抗回路網
へ供給される電流を制御することによりアナログ
出力電圧が発生される。抵抗値が大幅に変化する
ものとすると、アナログ出力電圧はそれに対応し
た誤差を含むことになるから、装置の確度が大き
な問題となる。

より特別な例として、デジタル−アナログ変換
を含むある典型的な回路においては抵抗素子は０
〜1Vの電圧を受けることがあり、この範囲にお
ける抵抗値の対応する変化は１％または２％であ
る。分解能が12ビツトのデジタル−アナログ変換
器においては、デジタル入力の最下位の重さは
4096分の１すなわち約0.025％である。したがつ
て、１％の抵抗値誤差は最下位ビツトの重さの約
40倍に等しく、これはアナログ出力信号の確度が
デジタル入力データの分解能に一致せず、12ビツ
ト入力の下位６ビツトが変換過程で不適切に解さ
れることがあることを意味する。

外部回路により、または抵抗器を全く異なる製
造方法で作ることにより、抵抗値の非直線性を補
償することが可能であるが、これは妥当なコスト
でモノリシツク回路を得るという通常の目的に明
らかに反することである。したがつて、広い範囲
の印加電圧に対して実際上一定の抵抗値を有する
半導体抵抗器に対する大きな需要が集積回路の分
野に存在する。本発明はこの需要を満すものであ
る。

本発明は十分に広い動作電圧範囲にわたつて実
際上一定の抵抗値を示す半導体抵抗器を提供する
ものである。基本的には、本発明の抵抗器はアイ
ソレーシヨン層と、このアイソレーシヨン層に隣
接して形成された半導体抵抗層とを備え、この抵
抗層の中には２個の電気接点が配置されて抵抗器
の端子を形成し、第３の電気接点が前記２個の電
気接点の間の選択された中間点、なるべくまん
中、に配置される。本発明の抵抗器はアイソレー
シヨン層を抵抗層内の第３の電気接点に接続する
導電要素も有する。それによりアイソレーシヨン
層は、抵抗器の端子に印加されている電圧レベル
の間の電位に維持される。抵抗層とアイソレーシ
ヨン層との間の接合に形成される空乏領域の厚さ
の性質は、抵抗層の平均実効深さが、端子に印加
された電圧が変化しても、実際上一定に保たれる
ようなものである。したがつて、端子の間の抵抗
値も実際上一定に保たれる。

本発明の抵抗器においては、抵抗層とアイソレ
ーシヨン層の間の接合はその接合の一端へ向つて
逆バイアスされ、かつ他端へ向つて順バイアスさ
れる。抵抗層内の第３の電気接点がアイソレーシ
ヨン層へ電気的に接続されているから、接合に沿
う選択された中間点は零バイアスに保たれる。空
乏領域は接合の逆バイアスされている端部におけ
る最大の厚さから、接合の順バイアスされている
端部における最小の厚さまで変化する。空乏領域
が厚くなると抵抗層の実効深さが減少し、空乏領
域が薄くなると抵抗層の実効深さが増大する。し
たがつて、抵抗層のシート抵抗値は逆バイアスさ
れている端部において最高であり、順バイアスさ
れている端部で最低である。しかし、抵抗層の平
均実効深さはほぼ中間点における深さにほぼ等し
く、その深さはアイソレーシヨン層への電気接続
により一定に保たれる。したがつて、抵抗器の端
子へ印加されている電圧が変化すると空乏層の厚
さも変化するがその平均厚さは実際には一定に保
たれ、抵抗層の平均実効深さも実際上一定に保た
れる。

本発明の方法に従つて、基板またはその他の下
側の物質中にアイソレーシヨン層を形成する工程
と、アイソレーシヨン層とともに接合を構成する
抵抗層を形成する工程と、４個の電気接点を形成
する工程とを備え、そのうちの２個の電気接点は
抵抗層内の端子接点であり、第３の接点を前記２
個の接点の間に配置し、第４の接点をアイソレー
シヨン層の中に配置することにより半導体抵抗器
を製造する。最後に、第３と第４の接点を電気的
に接続して、抵抗層とアイソレーシヨン層の間の
接合に沿う中間点を零バイアス状態に保つ。

本発明の重要であるが、避けることができない
制約は、抵抗器の端子に印加された電圧が、抵抗
層とアイソレーシヨン層との間の接合の順バイア
スされている端部が導通状態となるようなものだ
とすると、抵抗層から望ましくない電流が流れる
ことになつて、目的とする抵抗値を大幅に変化さ
せることになることである。したがつて、抵抗層
とアイソレーシヨン層との間の接合が、その接合
を通つて十分な電流を流させるのに十分に順バイ
アスされることがないような電圧を抵抗層に維持
するように注意せねばならない。本発明の１つの
面においては、本発明の抵抗器を複数個直列に接
続して、各抵抗器の抵抗層とアイソレーシヨン層
の間の電圧差を小さくすることにより、この問題
を軽減することができる。

以上の説明から、本発明の抵抗器はデジタル−
アナログ変換器に用いられるばかりでなく、アナ
ログ信号を発生または処理する任意の集積回路に
用いられることがわかるであろう。

以下、図面を参照して本発明を詳細に説明す
る。

図に示されているように、本発明は半導体抵抗
素子と、デジタル−アナログ変換器のような集積
回路へのそのような半導体抵抗素子の応用とに関
するものである。第１図に示すように、集積回路
中に抵抗器を作る１つの共通の方法は、参照番号
１０で示されているｎ形領域のような１つの導電
形の半導体物質の抵抗層を、異なる導電形、第１
図ではｐ形、の下側の基板１２の中に拡散させる
ことである。抵抗層１０の両端に電気接点１４，
１６がとりつけられる。抵抗層１０の抵抗値は抵
抗を形成しているｎ形拡散層の寸法に依存する。
周知のように、空乏領域または空間電荷領域とし
て知られている領域がpn接合の附近に形成され
る。そのpn接合は、たとえば層１０の１２が接
触させられた時に、それらの層１０と１２の間に
形成される。

空乏領域はｎ形物質からｐ形物質まで自由電子
が拡散することにより一部形成される。ｐ形物質
内においては、各電子はその中に含まれているｐ
形不純物原子の第４の共有結合を占める。同様
に、ｐ形物質からの正孔は接合を横切つて拡散し
て、ｎ形物質の電子と再結合する。その結果とし
て、ｐ形の側の接合に近接する負イオン層と、接
合のｎ形の側の正イオン層とを含む空乏領域が形
成される。この空乏領域は接合を横切つて流れる
電流に対して障壁となり、pn接合ダイオードの
周知の電圧−電流特性はその空乏領域に起因す
る。

しかし、本発明の観点からより重要なことは、
空乏領域が抵抗層１０の横断面を薄くして、その
抵抗値を高くする作用を有することである。第１
図の破線１８はｎ形抵抗層１０における空乏領域
の近似上側限界を示す。この空乏領域は基板１２
の中にまで延びていることもわかるであろう。左
側の端子１４にDVが加えられ、右側の端子１６
に−1.0Vが加えられている第１図に示す状態に
おいては、基板１２に約−5.0Vが加えられてい
ると仮定すると、接合の右端部が左端部よりも小
さく逆バイアスされているから、空乏領域の右端
部の方が薄い。周知のように、pn接合に逆バイ
アス電圧が印加されると、空乏領域は非常に厚く
なる。したがつて、第１図に示す抵抗器におい
て、端子１６に加えられている負電圧が正の方へ
動いたとすると、接合の端部のうちその端子１６
に近い方の端部が厚くなるから、全体の抵抗値は
それに対応して高くなる。このようにこの抵抗層
の抵抗値は一定でなくて印加電圧と、端子電圧と
基板領域１２の電位との間の電位差とに依存する
ことが明らかであろう。抵抗値の変化は印加電圧
の1V変化に対して１％または２％に達すること
がある。この程度の抵抗値変化はデジタル装置に
はほとんど、または全く影響を及ぼさないが、デ
ジタル−アナログ変換器のように、アナログ信号
を発生したり、処理したりする回路では抵抗値の
変化はしばしば非常に重大なことがある。

次に第２図を参照する。半導体抵抗層２０がア
イソレーシヨン層２２により基板１２から分離さ
れる。アイソレーシヨン層２２に加えられる電位
は抵抗層に沿う中間点における電位と同じであ
る。第２図に示す例では、アイソレーシヨン層２
２はｎ形、抵抗層２０はp⁺形である。抵抗層２
０の両端には電気接点２４，２６がとりつけられ
て抵抗器の端子となる。接点２４と２６のほぼ中
間位置に第３の電気接点２８がとりつけられる。
この第３の接点２８は導電素子３０により、アイ
ソレーシヨン層２２内の別の電気接点３２に接続
される。

先行技術におけるのと同様に、抵抗層２０とア
イソレーシヨン層２２との間の接合は空乏領域に
よりひずみを受ける。しかし、これには１つの大
きな違いがある。接合の中間点近くでは、層２０
と２２の間のバイアス電圧は零に保たれる。この
理由は、その中間点における抵抗層２０とアイソ
レーシヨン層２２が導電素子３０により互いに電
気的に接続されているからである。したがつて、
この中間点における空乏領域の上側の境界の深さ
は、第３図に破線３４で示されているように、零
バイアス値である。この破線３４は、電気接点２
４，２６に零電圧が加えられた時の空乏領域の深
さを示す。

端子２４，２６に種々の電圧が加えられても、
それらの接点の間の中間点には依然として零バイ
アス状態が保たれる。たとえば、左側端子２４へ
零電圧が加えられ、右側端子２６へ−1.0Vが与
えられたとすると、層２０と２２の間の接合は中
間点の左側が順バイアスされ、中間点の右側が逆
バイアスされる。したがつて、空乏領域の上側領
域の深さは第３図に破線３６で示されるようなも
のとなる。この抵抗器の順バイアスされている端
部では、空乏領域により生じた電位障壁の一部は
なくなるが、逆バイアスされている端部では電位
障壁は更に高くなる。この空乏領域の範囲は第３
図には直線境界でほぼ示しているだけであるが、
層２０の順バイアスされている端部における抵抗
値は、抵抗層２０の逆バイアスされている端部に
おける抵抗値が低くなる値にほぼ近い値だけ高く
なる。空乏領域の範囲を示す直線３６は実際には
零バイアス線３４中の固定点を中心として回動さ
せられ、抵抗層２０の接点２４と２６の間の全抵
抗値は印加電圧の変化とは無関係にほぼ一定であ
る。本発明を用いることにより得られる別の重要
な利点は、抵抗温度係数の非常に小さい抵抗器が
得られることである。しかし、その理由はいまの
段階では全くわかつていない。

第２，３図を参照して説明した本発明の唯一の
実際的な制約は、抵抗層２０の順バイアスされる
端部を、空乏領域により生ずる電位障壁を完全に
なくす程度までは順バイアスできないことであ
る。もしその程度まで順バイアスできるものとす
ると、抵抗層２０とアイソレーシヨン層２２の間
は導通して、抵抗層２０とアイソレーシヨン層２
２および基板１２とは導通しているトランジスタ
のようにふるまう。そうすると、抵抗層２０にと
じ込めておかなければならない電流が基板へ流れ
るから、抵抗層の直線性が明らかに損われる。こ
の問題を避けるために、抵抗器は第４図に示すよ
うに互いに直列に接続される。第４図に示すよう
に、同じ基板１２′に形成されている４個の直列
抵抗器列に−1.0Vの電圧が印加される。抵抗層
は２０ａ−２０ｄで示され、アイソレーシヨン層
は２２ａ−２２ｄで示されている。図示の例にお
いては、各抵抗器に印加される最高電圧は0.25V
に制限され、各抵抗器における最高順バイアス電
圧は0.125Vに制限される。この最高順バイアス
電圧は、ｐ−ｎ接合が導通状態となる通常の順バ
イアス電圧である0.75Vよりはるかに低いから、
接合を通じて起り得る導通により生ずる問題は避
けられる。

抵抗層２０とアイソレーシヨン層２２は通常の
拡散法により形成できる。基本的には、拡散法で
は各層はその下層の領域の中に拡散させられる、
すなわち、アイソレーシヨン層は基板の中に拡散
され、抵抗層はアイソレーシヨンの中に拡散させ
られる。それらの層の領域は通常のホトレジスト
法で用いられる光マスク（図示せず）により定め
られる。

アイソレーシヨン層２２は抵抗層２０と基板の
間に介在させる必要はなく、抵抗層をｐ形物質で
作る必要もないことがわかるであろう。第５図に
示すように、n⁺抵抗層２０′はp⁺アイソレーシヨ
ン層２２′に隣接して形成できる。この層２２′は
ｎ形分離層６０に隣接して形成される。分離層６
０は基板１２に隣接して形成される。以上説明し
た本発明の実施例は拡散製造法に関するものであ
るが、本発明はエピタキシヤル製造法およびその
他の半導体製造法にも等しく適用できることがわ
かるであろう。全ての場合において重要な構成要
素は抵抗層と、それに隣接するアイソレーシヨン
層と、抵抗器の端子の間の抵抗層の中間点とアイ
ソレーシヨン層との間の電気的接続部とである。

第６図は本発明の抵抗器をデジタル−アナログ
変換器にどのようにして用いることができるかを
示す回路図である。多段デジタル入力信号４０が
複数のフリツプフロツプ４２へクロツク信号によ
りクロツク制御されて入力され、それからデジタ
ル・バツフア４４へ与えられる。それらのデジタ
ル信号は複数の制御スイツチ４６ａ−４６ｌを制
御するために用いられる。それらのスイツチは対
応する複数の定電流発生器４８ａ−４８ｌからは
しご形抵抗回路網Ｒ−2Rへ流れる電流を制御す
る。図示の抵抗回路網は12の入力端子５８ａ−５
８ｌを有し、それらの隣り合う端子の間には抵抗
Ｒが接続される。最初の端子５８ａおよび最後の
端子５８ｌとアースとの間には抵抗Ｒが接続さ
れ、残りの端子とアースの間には抵抗2Rが接続
される。周知のように、この種の抵抗回路網はそ
の任意の入力端子から回路網を見た時の抵抗値が
2R／３であるという特徴を有する。

入力端子５８ａからアナログ出力電圧信号６０
がとり出される。各電流発生器４８ａ−４８ｌか
らの電流はＩで示されており、電流発生器４８ａ
からのアナログ出力信号への電圧寄与はＩ×
2R／３で示され、電流発生器４８ｂからの出力
信号への電圧の寄与はＩ／２×2R／３で示され
る。同様に、第３の電流発生器４８ｃからの寄与
はＩ／４×2R／３、等々である。このように、
この抵抗回路網はアナログ出力信号へデジタル入
力信号の適切な２進重みづけを行う。スイツチ４
６ａ−４６ｌはデジタル入力信号により制御さ
れ、電流発生器４８ａ−４８ｌからの電流を抵抗
回路網の適切な端子またはダミーのＲ−2Rはし
ご形回路網（図示せず）へ切り換えて、回路の対
称性を維持する。

この抵抗回路網の抵抗値は正確なアナログ信号
の発生に重要であること、および本発明の抵抗器
はデジタル−アナログ変換器の直線性と確度を維
持するのに好適であることは明らかであろう。

以上の説明から、本発明は集積回路の分野にお
ける大きな進歩を表すものであることが明らかで
あろう。とくに、本発明は抵抗値が印加電圧に対
して実際上独立している半導体抵抗器を提供する
ものである。

【図面の簡単な説明】

第１図は先行技術の半導体拡散抵抗領域の概略
断面図、第２図は本発明の半導体抵抗器の概略断
面図、第３図は空乏領域の境界までの平均の深さ
がどのようにしてほぼ一定に保たれるかを示す本
発明の抵抗素子の拡大概略断面図、第４図は順バ
イアス電圧を望ましくない高レベル以下に保つた
めに直列に接続されている本発明の４個の抵抗器
を示す概略断面図、第５図は本発明の半導体抵抗
器の別の実施例を示す概略断面図、第６図は本発
明の抵抗素子を用いるデジタル−アナログ変換器
の簡略化したブロツク回路図である。 １０，２０，２０′……抵抗層、１２……基板、
１４，１６，２４，２６，２８……電気接点、２
２，２２′……アイソレーシヨン層、３０……導
電素子。

Claims (1)

1. 【特許請求の範囲】 １ アイソレーシヨン層と、このアイソレーシヨ
   ン層に近接して形成され、そのアイソレーシヨン
   層とともに接合を形成する抵抗層と、この抵抗層
   の平均実効深さをほぼ一定に維持するようにして
   前記アイソレーシヨン層を前記抵抗層の両端間の
   所定点に電気的に結合させる導電要素とを備える
   ことを特徴とする印加電圧とは実際上独立してい
   る抵抗値を有する半導体抵抗器。 ２ 特許請求の範囲の第１項に記載の半導体抵抗
   器において、前記抵抗層内で離隔されて抵抗器の
   端子を形成する一対の電気端子接点と、これらの
   端子接点の間の中間点で前記抵抗層の中に配置さ
   れる第３の電気接点と、前記アイソレーシヨン層
   を前記第３の電気接点に接続する導電要素とを備
   え、前記アイソレーシヨン層と前記抵抗層は前記
   中間点において常に零バイアスされ、前記抵抗層
   の平均実効深さは端子電圧とは独立にほぼ一定に
   維持されることを特徴とする印加電圧とは実際に
   独立している抵抗値を有する半導体抵抗器。 ３ 特許請求の範囲の第２項に記載の半導体抵抗
   器において、前記第３の電気接点は前記端子接点
   の間のほぼ中間にあることを特徴とする半導体抵
   抗器。 ４ 特許請求の範囲の第１項に記載の半導体抵抗
   器において、前記抵抗層に設けられた２つの抵抗
   端子接点と、前記アイソレーシヨン層を前記抵抗
   層の前記２つの抵抗端子接点間の中間点に電気的
   に接続する導電要素とを備え、前記アイソレーシ
   ヨン層と前記抵抗層の間の接合を前記中間点にお
   いて常に零バイアスして、前記接合に沿つて形成
   される空乏領域の平均厚さをほぼ一定に維持し、
   もつて前記抵抗層の平均実効深さをほぼ一定に維
   持することを特徴とする印加電圧と実際上独立し
   ている抵抗値を有する半導体抵抗器。 ５ 特許請求の範囲の第１項に記載の半導体抵抗
   器において、その抵抗器は少くとも１個の同様に
   構成された他の抵抗器に直列に接続されて、前記
   アイソレーシヨン層と抵抗層との間の接合に加え
   られる順バイアス電圧を最小にすることを特徴と
   する半導体抵抗器。 ６ ある特定の極性の多数電荷キヤリヤを有する
   半導体材料基板の一部と、前記基板中に拡散され
   た、前記基板材料の多数電荷キヤリヤの極性とは
   逆の極性の多数電荷キヤリヤを有する半導体材料
   のアイソレーシヨン層と、このアイソレーシヨン
   層の中に拡散された、アイソレーシヨン材料の多
   数電荷キヤリヤの極性とは逆の極性の多数電荷キ
   ヤリヤを有する半導体材料の抵抗層と、この抵抗
   層の中に配置されて抵抗器端子となる２個の電気
   接点と、これら２個の電気接点の間のほぼ中間で
   前記抵抗層の中に配置される第３の電気接点と、
   この第３の電気接点を前記アイソレーシヨン層に
   電気的に接続する導電要素とを備え、抵抗器端子
   の中間の前記抵抗層と前記アイソレーシヨン層の
   間に零バイアス電圧が保たれ、前記抵抗層とアイ
   ソレーシヨン層の間の接合に形成される空乏領域
   の平均厚さがほぼ一定に維持されることを特徴と
   する印加電圧とは実際上独立している抵抗値を有
   する半導体抵抗器。 ７ ある特定の極性の多数電荷キヤリヤを有する
   半導体材料の基板の一部と、この基板の中に拡散
   された、前記基板材料の多数電荷キヤリヤの極性
   とは逆の極性の多数電荷キヤリヤを有する半導体
   材料の第１のアイソレーシヨン層と、この第１の
   アイソレーシヨン層の中に拡散された、第１のア
   イソレーシヨン層の多数電荷キヤリヤの極性とは
   逆の極性の多数電荷キヤリヤを有する半導体材料
   の第２のアイソレーシヨン層と、この第２のアイ
   ソレーシヨン層の中に拡散された、第２のアイソ
   レーシヨン層の多数電荷キヤリヤの極性とは逆の
   極性の多数電荷キヤリヤを有する半導体材料の抵
   抗層と、この抵抗層の中に配置されて抵抗器端子
   となる２個の電気接点と、これら２個の電気接点
   のほぼ中間で前記抵抗層の中に配置される第３の
   電気接点と、この第３の電気接点を前記第２のア
   イソレーシヨン層に電気的に接続する導電要素と
   を備え、前記抵抗層と前記アイソレーシヨン層の
   間で抵抗器の端子の中間に零バイアス電圧が維持
   され、前記抵抗層と前記アイソレーシヨン層の間
   に接合に形成される空乏領域の平均厚さがほぼ一
   定に維持されることを特徴とする印加電圧とは実
   際上独立している抵抗値を有する半導体抵抗器。 ８ アナログ信号に変換するデジタル入力信号を
   受けるデシタル・レジスタと、このデジタル・レ
   ジスタにおけるデジタル入力の状態に従つてスイ
   ツチングできる定電流発生器と、デジタル入力信
   号に対応するアナログ信号を発生するために前記
   定電流発生器に結合される抵抗はしご形回路網と
   を備え、この抵抗はしご形回路網は半導体抵抗器
   を有し、各半導体抵抗器は、半導体アイソレーシ
   ヨン層と、このアイソレーシヨン層とともに接合
   を形成する抵抗半導体層と、この抵抗層の中に配
   置されて抵抗器端子を形成する一対の電気接点
   と、前記アイソレーシヨン層を前記電気接点の間
   の中間点で前記抵抗層に電気的に接続するための
   要素とを含み、それにより前記抵抗器の抵抗値は
   印加電圧には実際上独立していることを特徴とす
   るモノリシツク・デジタル−アナログ変換器。 ９ 特許請求の範囲の第８項に記載のデジタル−
   アナログ変換器において、中間点は前記電気接点
   の間のほぼ中間であることを特徴とするデジタル
   −アナログ変換器。 １０ 特許請求の範囲の第８項に記載のデジタル
   −アナログ変換器において、前記アイソレーシヨ
   ン層はｐ形基板中に拡散されたｎ形半導体材料で
   作られ、前記抵抗層は前記アイソレーシヨン層の
   中に拡散されたp⁺形半導体材料で作られること
   を特徴とするデジタル−アナログ変換器。 １１ 半導体基板との間に接合を有する半導体ア
   イソレーシヨン層を形成する工程と、アイソレー
   シヨン層との間に接合を有する半導体抵抗層を形
   成する工程と、抵抗層の中に第１と第２の電気接
   点を形成して抵抗器端子を設ける工程と、第１と
   第２の電気接点の間の中間点で抵抗層の中に第３
   の電気接点を形成する工程と、アイソレーシヨン
   層の中に第４の電気接点を形成する工程と、第３
   と第４の電気接点を電気的に接続して、アイソレ
   ーシヨン層と抵抗層の間の接合に沿う中間点に零
   バイアス状態を与える工程とを備えることを特徴
   とする印加電圧とは実際上独立している抵抗値を
   有する半導体抵抗器を製造する方法。 １２ 特許請求の範囲の第１１項に記載の方法に
   おいて、前記第３の電気接点は前記第１と第２の
   電気接点のほぼ中間に形成されることを特徴とす
   る方法。 １３ 特許請求の範囲第１２項に記載の方法にお
   いて、アイソレーシヨン層を形成する前記工程
   と、抵抗層を形成する前記工程とは拡散工程であ
   ることを特徴とする方法。