JPH0620170B2 - モノリシック集積化差動入力減衰器回路 - Google Patents

モノリシック集積化差動入力減衰器回路

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JPH0620170B2 JP61188367A JP18836786A JPH0620170B2 JP H0620170 B2 JPH0620170 B2 JP H0620170B2 JP 61188367 A JP61188367 A JP 61188367A JP 18836786 A JP18836786 A JP 18836786A JP H0620170 B2 JPH0620170 B2 JP H0620170B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ伝送線受信機（ラインレシーバ）用の
モノリシック集積化差動入力減衰器回路に関する。特に
本発明は、“フローティング”エピタキシャルタブ（fl
oating epitaxial tub）内に形成される拡散抵抗を含む
差動入力減衰器回路の改良に関するものであり、ここ
で、前記拡散抵抗と前記“フローティング”エピタキシ
ャルタブに関係する寄生容量は低減化され、これにより
応答時間（伝搬遅延時間）は改善される。
［従来の技術］ EIA RS422 ／485 等の業務用に使用されるデータ伝送線
受信機（ラインレシーバ）は周知である。一般に、伝送
線受信機は単一電源で動作され、差動平衡より二線対
（differential balanced twisted-pair）伝送線により
デジタルデータの伝送を受信する。伝送線受信機は、一
般に、減衰器回路を介して伝送線受信機の入力に結合さ
れる１対の入力を有する差動増幅器を含む。
ある場合には、伝送線受信機の減衰器回路は、互いに分
離されたエピタキシャル層の所定の領域内に配置される
拡散抵抗を利用することによって集積回路として実現さ
れる。これらの拡散抵抗の各々は互いに分離されたエピ
タキシャル層の所定の領域のｎ形材料に隣接するｐ形領
域を有することから、そのｐ形領域の各々に関係した寄
生容量を有するpn接合が形成される。
更に、互いに分離されたエピタキシャル層の所定の領域
のｎ形領域と、その下方のｐ形材料からなる基板との間
にpn接合が形成され、これもまた寄生容量に関係する。
この寄生容量は、減衰器回路と、減衰器回路が使用され
る伝送線受信機の伝搬遅延を増加する。
そこで、互いに分離されたエピタキシャル層の所定の領
域とその下方の基板との間に形成されるpn接合に関係す
る寄生容量のみならず、拡散抵抗と互いに分離されたエ
ピタキシャル層の所定の領域との間に形成されるpn接合
に関係する寄生容量を低減化する必要性が生ずる。
［発明が解決しようとする課題］ 従って本発明の目的は、寄生容量を低減した改良された
モノリシック集積化差動入力減衰器回路を提供すること
にある。
本発明の他の目的は、伝搬遅延を低減化したモノリシッ
ク集積化差動入力減衰器回路を提供することにある。
［課題を解決するための手段］ 上記及び他の目的に従って、モノリシック集積化差動入
力減衰器回路の正電源電圧から、モノリシック集積化差
動入力減衰器回路の拡散抵抗がその中に形成される互い
に分離されたエピタキシャル層の所定の領域に接続され
るダイオードを含む、モノリシック集積化差動入力減衰
器回路の改良された回路が提供される。
ある入力電圧に対し、この接続構成は拡散抵抗領域から
互いに分離されたエピタキシャル層の所定の領域への逆
方向バイアスを増加し、エピタキシャル層の所定の領域
と基板との間の接合は、その入力電圧によって各々の接
合の空乏層幅を増大し、関係する寄生的な接合容量を減
少する。
従って、本発明の構成は以下に示す通りである。即ち、
本発明は第１の導電形の第１の半導体材料からなる基板
(74)と、 第２の導電形の第２の半導体材料からなるエピタキシャ
ル層(76)と、 前記エピタキシャル層(76)内に形成され、 前記エピタキシャル層(76)の所定のエピタキシャル領域
を他の所定のエピタキシャル領域から絶縁分離する第１
の導電形の第２の半導体材料からなる複数の領域(82 、
84) と から形成され、 前記互いに分離されたエピタキシャル層(76)の所定のエ
ピタキシャル領域の内の第１の所定のエピタキシャル領
域(86)内に形成される少なくとも１個の抵抗(44 、46、
48、50、58、60) と、 １つの入力信号を供給する第１の端子(52 、54)と第１
の回路ノード(12 、14 ）との間に少なくとも１個の抵
抗(58 、60) を接続する導通手段(94 、96) と、 第１の回路ノード(12 、14) に動作電位を供給する手段
（24）と、及び 前記少なくとも１個の抵抗(58 、60) にバイアスを与え
る第１の少なくとも１個の電圧を供給するバイアス回路
(16,18,20,22) とを含むモノリシック集積化差動入力減
衰器回路において、 更に前記動作電位を供給する手段(24)から前記第１の所
定のエピタキシャル領域(86)に結合され、前記第１の所
定のエピタキシャル領域(86)に供給される電圧を上昇し
て、前記少なくとも１個の抵抗と前記第１の所定のエピ
タキシャル領域(86)との接合部に発生する寄生容量を減
少するダイオード(68)と、を具備するモノリシック集積
化差動入力減衰器回路（第３図、第４図）としての構成
を有する。
或いはまた、前記ダイオード(68)は、前記互いに分離さ
れたエピタキシャル層(76)の所定のエピタキシャル領域
の内の第１の所定のエピタキシャル領域(86)内に形成さ
れていることを特徴とするモノリシック集積化差動入力
減衰器回路（第４図）としての構成を有する。
或いはまた、前記ダイオード(68)は、ショットキーダイ
オードであることを特徴とするモノリシック集積化差動
入力減衰器回路（第４図）としての構成を有する。
［発明の概要］ ダイオードがモノリシック集積化差動入力減衰器回路の
互いに分離されたエピタキシャル層の所定の領域内に形
成され、かつそこにはダイオードを介して動作電圧(ope
rating potential) が印加されている。モノリシック集
積化差動入力減衰器回路は、互いに分離されたエピタキ
シャル層の所定の領域に形成されモノリシック集積化差
動入力減衰器回路の入力に接続される抵抗をその構成要
素として含む。ダイオードを介して加えられる動作電圧
によって、ダイオードが接続されていなければフローテ
ィング状態となるエピタキシャル層の所定の領域を、モ
ノリシック集積化差動入力減衰器回路の動作電圧よりも
わずかに低い動作電圧に上昇させ、これによって、モノ
リシック集積化差動入力減衰器回路の抵抗領域とエピタ
キシャル層との間の接合及びエピタキシャル層と基板と
の接合に関係する寄生容量が減少する。この寄生容量の
低減化によってモノリシック集積化差動入力減衰器回路
の時間応答特性が改善される。
［実施例］ 第１図には、例えばMotorola社製部品番号MC75173 の１
部分のようなモノリシック集積回路の形式にて製造する
のに適した、モノリシック集積化差動入力減衰器回路10
が図示されている。一般には、抵抗58は抵抗60に等し
く、抵抗44、46、48及び50は互いに等しい。第１図のモ
ノリシック集積化差動入力減衰器回路10の上記抵抗(58
、60、44、46、48、50) からなる部分は基本的には、
モノリシック集積化差動入力減衰器回路10の動作範囲の
大部分にわたり抵抗分圧器として機能し、利得はＲ48／
（Ｒ48＋Ｒ58）に等しい。ただし、Ｒ48とＲ58はそれぞ
れ、抵抗48と抵抗58の抵抗値である。
第１、第２電源ライン24、26間で図示の如き順序にて直
列に接続された抵抗16、ダイオード18、ダイオード20、
抵抗22からなるバイアス回路は、出力ノード28、30にお
いて第１及び第２のバイアス信号を生ずる。上記バイア
ス回路(16 、18、20、22) の回路素子の整合化により、
ダイオード18及び20の間の中心点の電位は、抵抗16及び
22の相対的な値によって決定される電圧レベルとなる。
そこで、出力ノード28及び30に現われるバイアスレベル
は既知の電圧レベルとなる。
トランジスタ回路32及び34の対は、電源ライン(24 、2
6) の間においてバイアス回路(16 、18、20、22) の出
力端子28及び30へ接続され、ノード12と14に現われる電
圧レベルを定める。各々のトランジスタ回路(34 及び3
2) はトランジスタ36、38からなる対及びトランジスタ4
0、42からなる対を各々含み、そのエミッタを直列に接
続される抵抗44、46及び48、50の各々を介して互いに接
続させている。各々トランジスタ対のコレクタは、各々
の電源ライン24、26の間に接続され、出力端子12と14
は、個々のトランジスタ回路32、34の直列に接続された
抵抗の間に接続されている。トランジスタ36、40のベー
ス電極はバイアス回路(16 、18、20、22) の出力ノード
28に接続されている。トランジスタ38、42のベース電極
は、同様に、バイアス回路(16 、18、20、22) の出力ノ
ード30に接続されている。抵抗44、46、48及び50は、整
合化され、等しい抵抗値である。抵抗58と60は、通常は
互いに分離されたエピタキシャル層(76)内の所定の領域
(86)内に作られ、入力端子52、54の電位は電源電圧Ｖcc
に対しフローティング状態におかれる。入力端子52と54
の入力電圧がＶccを超えると、そしてそれにより、標準
的なエピタキシャルコンタクトの技術が使用されるとす
れば、抵抗領域からエピタキシャル層領域に対して接合
を順方向にバイアスすることがありうるので、抵抗58と
60はこのような所定の領域内に形成される必要がある。
実際には抵抗44、46、48及び50もまたこの互いに分離さ
れた“フローティング”エピタキシャルタブ(86)内に形
成されることも可能である。
この互いに分離された“フローティング”エピタキシャ
ルタブ(86)に関連する寄生容量を図示するため、モノリ
シック集積化差動入力減衰器回路10のデバイス構造にお
ける１部分の模式的断面構造図が第２図に図示されてい
る。図示されるように、モノリシック集積化差動入力減
衰器回路10は、第１の導電形即ちＰ形の第１の半導体材
料からなる基板74を含む。エピタキシャル層76は基板74
上に形成される。このエピタキシャル層76は、第２の導
電形即ちＮ形の第２の半導体材料である。選択的な開口
部を形成された誘電体層78が、エピタキシャル層76の上
面に配置される。製造工程の間にまた、Ｎ＋の半導体材
料の埋込み層80が、エピタキシャル層76と基板74との間
に形成されるであろう。
製造工程の間にエピタキシャル層76を介してＰ＋分離領
域82、84が選択的に形成され、よく知られているよう
に、エピタキシャル層76の互いに異なる所定の領域即ち
エピタキシャルタブを互いに分離する。例えば、分離領
域82及び84は、エピタキシャル層76の中に互いに分離さ
れたフローティングエピタキシャルタブ86を提供する。
抵抗58はそこで互いに分離されたフローティングエピタ
キシャルタブ86の中のＰ形領域88により形成され、Ｐ＋
領域90と92の間に配置される。導電用金属層94、96は静
電体層78の上に選択的に配置され、必要な回路接続を形
成する。入力端子52は、例えば、Ｐ＋領域90を介して抵
抗58に接続される導電用金属層94を含む金属電極ライン
をへて接続される。同様に抵抗58（領域88）の他方の端
子も、Ｐ＋領域92及び導電用金属層96を介して差動増幅
器56の入力に接続される。抵抗44、46、48、50及び60は
同様に分離されたフローティングエピタキシャルタブ86
の中に形成され、モノリシック集積化差動入力減衰器回
路10の他の素子もよく知られた通常の方法により、エピ
タキシャル層76内に形成される。モノリシック集積化差
動入力減衰器回路10を製作するための製造工程とプロセ
ス条件は通常のものであり、当業技術者には既知であ
る。
抵抗44、46、48、50及び60の各々も、エピタキシャルタ
ブとそれに対応する抵抗領域とエピタキシャル層間の接
合及び関係する寄生容量を有する。この寄生容量は、第
３図に図示される如く抵抗44、46、48、50及び60の各々
に接近した破線で示されている。
これらの抵抗44、46、48、50及び60は、すべて、同じエ
ピタキシャルタブ内に拡散抵抗として形成されているか
ら、寄生容量は分離されたフローティングエピタキシャ
ルタブを表現するノード70に接続されている。また、分
離されたエピタキシャルタブ86と下方の基板74との間に
形成される寄生的なエピタキシャル層と基板間の接合が
存在する。この寄生的な接合は第３図にダイオード66と
して図示されている。
第３図及び第４図は、ダイオード68を具える本発明の改
善されたモノリシック集積化差動入力減衰器回路及び模
式的断面構造を図示し、ダイオード68のアノードは正電
源電圧Ｖccに接続され、そのカソードはノード70、即
ち、抵抗44、46、48、50及び60が拡散形成されるエピタ
キシャルタブ(86)に接続されている。このダイオード68
は、エピタキシャルタブ86内に拡散抵抗と合併されて形
成され、第４図のＰ＋領域98により図示されるように抵
抗44、46、48、50及び60と同様に形成される。
ダイオード68がなければ、エピタキシャルタブ86の電位
は、抵抗44、46、48、50または60の最大正電圧側の電位
よりもφ、即ち、１ダイオード電圧降下（one diode dr
op）分だけ低くフローティング状態となるであろう。
約Ｖcm（Ｖ）以下の入力電圧に対して、入力電圧Ｖcmは となる。
ただし、 φ＝１ダイオード電圧降下（Ｖ） Ｒ22＝抵抗22の抵抗値（Ω） Ｒ16＝抵抗16の抵抗値（Ω） この場合のエピタキシャルタブ86の電圧Ｖepi （Ｖ）は
下記の通りである。
Ｖepi ＝Ｖcm−φ Ｖcm（Ｖ）より高い入力電圧に対しては、エピタキシャ
ルタブの電圧Ｖepi （Ｖ）は、約Ｖin−φのフローティ
ング状態となるであろう。ただしＶin（Ｖ）は、入力端
子52または54の入力電圧に等しい。
ダイオード68を追加することによって、約Ｖcc＋φ−Ｖ
68以下の入力電圧にたいし、エピタキシャルタブの電位
をＶcc−Ｖ68にバイアスすることができる。ただし、Ｖ
68はダイオード68両端間の電圧降下に等しい。Ｖcc＋φ
−Ｖ68以下の入力電圧に対しては、ダイオード68により
供給されるバイアス電圧によって、寄生ダイオード66の
影響を減少することができる。そして、抵抗44、46、4
8、50及び60における抵抗領域とエピタキシャル層間の
接合容量を低減化することができる。
ダイオード68で供給される電圧によって抵抗領域とエピ
タキシャル層間の接合部の逆方向バイアスが増加し、こ
れは各々の接合部の空乏層幅を増加し、結果的に各々の
接合部に関係する寄生容量が減少する。
本発明の特徴は、ダイオード68が伝送線（線路）受信機
（line receiver）の減衰器の入力段に利用され、分離
されたエピタキシャルタブ内に形成された抵抗の寄生容
量を低減化し、それによって受信機の伝搬遅延を低減化
することである。図示されるように、標準的な伝送線受
信機（ラインレシーバ）は、抵抗58及び60を含む減衰器
回路を介して伝送線受信機（ラインレシーバ）の入力端
子52及び54に差動入力を結合させた差動増幅器56を含
む。差動増幅器56は、受信機の先の段階（図示されず）
を駆動する出力端子62及び64を有する。例えばMC75173
は、Motorola社で製造されたものに相当する型の伝送線
受信機用のモノリシック集積化差動入力減衰器回路であ
り、ダイオード68はこれに利用できる。
上述の寄生容量は、このモノリシック集積化差動入力減
衰器回路10の伝搬遅延時間に悪影響を与える要因の一つ
であるから、寄生容量の低減化は、伝搬遅延の減少化に
より表わされる性能を改良することになる。
よって以上説明されたものは、分離されたエピタキシャ
ルタブ内に拡散により形成された抵抗に関係する寄生容
量を低減化し、伝搬遅延を減少した、新しいモノリシッ
ク集積化差動入力減衰器回路である。
【図面の簡単な説明】
第１図は、従来のモノリシック集積化差動入力減衰器回
路の回路構成の概略図である。 第２図は、第１図のモノリシック集積化差動入力減衰器
回路のデバイス構造における１部分の模式的断面構造図
である。 第３図は、本発明のモノリシック集積化差動入力減衰器
回路の回路構成の概略図であり、寄生的なエピタキシャ
ル層の所定の領域と基板間のダイオードや本発明の特徴
的なダイオードとともに、第１図の抵抗に関連した寄生
容量も図示した概略図である。 第４図は、第３図のモノリシック集積化差動入力減衰器
回路のデバイス構造における１部分の模式的断面構造図
である。 10……モノリシック集積化差動入力減衰器回路 12、14、70……ノード 16、22、44、46、48、50、58、60……抵抗 18、20、68……ダイオード 24……第１電源ライン 26……第２電源ライン 28、30……出力ノード 32、34……トランジスタ回路 36、38、40、42、……トランジスタ 52、54……入力端子 56……差動増幅器 62、64……出力端子 66……寄生ダイオード 74……基板 76……エピタキシャル層 78……誘電体層 80……埋込み層 82、84……Ｐ＋分離領域 86……フローティングエピタキシャルタブ 88……Ｐ形領域 90、92、98……Ｐ＋領域 94、96……導電用金属層

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１の導電形の第１の半導体材料からなる
    基板と、 第２の導電形の第２の半導体材料からなるエピタキシャ
    ル層と、 前記エピタキシャル層内に形成され、 前記エピタキシャル層の所定のエピタキシャル領域を他
    の所定のエピタキシャル領域から絶縁分離する第１の導
    電形の第２の半導体材料からなる複数の領域と、 から形成され、 前記互いに分離されたエピタキシャル層の所定のエピタ
    キシャル領域の内の第１の所定のエピタキシャル領域内
    に形成される少なくとも１個の抵抗と、 １つの入力信号を供給する第１の端子と第１の回路ノー
    ドとの間に前記少なくとも１個の抵抗を接続する導通手
    段と、 第１の回路ノードに動作電圧を供給する手段と、及び 前記少なくとも１個の抵抗にバイアスを与える第１の少
    なくとも１個の電圧を供給するバイアス回路とを含むモ
    ノリシック集積化差動入力減衰器回路において、 更に前記動作電位を供給する手段から前記第１の所定の
    エピタキシャル領域に結合され、前記第１の所定のエピ
    タキシャル領域に供給される電圧を上昇して、前記少な
    くとも１個の抵抗と前記第１の所定のエピタキシャル領
    域との接合部に発生する寄生容量を減少するダイオード
    と、を具備するモノリシック集積化差動入力減衰器回
    路。
  2. 【請求項２】前記ダイオードは、前記互いに分離された
    エピタキシャル層の所定の領域の内の第１の所定のエピ
    タキシャル領域内に形成されていることを特徴とする特
    許請求の範囲第１項記載のモノリシック集積化差動入力
    減衰器回路。
  3. 【請求項３】前記ダイオードは、ショットキーダイオー
    ドであることを特徴とする特許請求の範囲第２項記載の
    モノリシック集積化差動入力減衰器回路。
JP61188367A 1985-08-12 1986-08-11 モノリシック集積化差動入力減衰器回路 Expired - Lifetime JPH0620170B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US76436785A 1985-08-12 1985-08-12
US764367 1985-08-12

Publications (2)

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JPS6240813A JPS6240813A (ja) 1987-02-21
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