JPH01146352A - 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 - Google Patents

能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造

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JPH01146352A JP63269642A JP26964288A JPH01146352A JP H01146352 A JPH01146352 A JP H01146352A JP 63269642 A JP63269642 A JP 63269642A JP 26964288 A JP26964288 A JP 26964288A JP H01146352 A JPH01146352 A JP H01146352A
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    • H01L27/0658—Vertical bipolar transistor in combination with resistors or capacitors

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、能動及び受動素子を絶縁ポケット内に含み、
接地電位と比較して、各素子とそれを含むポケットとの
間での破壊電圧よりも高い電圧において動作する集積構
造に関する。
周知のように、それぞれの絶縁ポケットに素子を含む型
式の集積回路において、各素子に印加できる最大電圧は
その素子とそれを含むポケットとの間での破壊電圧より
も低くなければならない。
例えば、本願の出願人により出願されたイタリア共和国
特許出願第１９５９３Ａ／８７号には、上述した特性を
持つ構造が記述され、そこでの集積構造は、各素子が基
板により取り囲まれたそれぞれの絶縁ポケット内に設け
られ、そのポケット自体がその下側にある基板及び他の
素子と比較して電気的に浮遊している構成を開示してい
る。かかる配列では、良好な負荷転送をその回路入力と
出力との間に得ながら、各素子と次の素子との間での全
体的結合容量の減少を達成する。
本発明の目的は各素子とそれを含む絶縁ポケットとの間
での破壊電圧よりも高い電圧において動作できる集積構
造を提供することにある。
この発明によると、上述した目的は、半導体基板におけ
る不鈍物の拡散によって作られ、その各々が絶縁ポケッ
トの内側に位置される複数の回路素子からなる集積構造
において、各絶縁ポケットがその対応するポケット内に
含まれた素子に印加される最小電圧と最大電圧との間の
電圧に接続され、その絶縁ポケットと包囲している半導
体基板との間での破壊電圧を、その絶縁ポケットとそこ
に含まれている素子との間での破壊電圧よりもはるかに
高くすることによって達成される。
この様に、基板と絶縁ポケットとの間での破壊電圧はそ
のポケットとそこに含まれる素子との間での破壊電圧よ
りもはるかに高いので、素子には、そのポケットと基板
との間での破壊電圧よりも高い電圧が、いかなる不都合
もなしに供給できることになる。つまり、ポケットの素
子に印加される接地に比較した最大電圧は、その素子と
絶縁ポケットとの間における破壊電圧に依存しないこと
になる。
絶縁ポケットの決定に際しては、基板帯により分離され
る２つの隣接せる絶縁ポケットが高い破壊電圧ＢＶｃｅ
ｏを持つトランジスタを構成するように、それらポケッ
トを適当に隔置する必要があり、かかる構成のトランジ
スタにおいて、そのベースは基板により形成されるが、
エミッタ及びコレクタは絶縁ポケットにより形成される
。
本発明による上述した目的、構成及び作用は、好ましき
実施例を示す添付図面を参照しての以下の詳細な記載か
ら一層明瞭に理解されよう。
さて第１図を参照するに、そこには本発明による集積構
造が示されている。
図面に明示されているように、その構造は、ドーピング
したｎ゛基板１と、周知の技術によって形成されるエピ
タキシアル層２と、２つの重畳層３及び４とを含んでい
る。エピタキシアル層２は深い部分６においてｐ形にド
ーピングした２つの分離せる絶縁ポケット５を含み、そ
の表面部分７はｐ゛ドーピフ１層して形成されている。
各絶縁ポケット５は埋め込まれたｎ＋層８と、中間のｎ
−層と、表面領域１０とを含んでいる。
表面領域１０には、ｎ４ドーピングの第１の表面ゾーン
１１が設けられている。ｎ“ドーピングの第２のゾーン
１２は中間の領域９内に与えられている。
ゾーン１０．１１及び１２は、ポケット５の内側で、そ
れぞれのｎｐｎトランジスタ２０及び２１を形成する。
エピタキシアル層３の表面は酸化物層１３で覆われてい
る。
表面接点１４．１５．１６及び１７は、絶縁ポケット５
の表面部分７、ゾーン１２上におけるコレクタ領域、ゾ
ーン１０上におけるベース領域、ゾーンｌｌ上における
エミッタ領域に対応した位置にそれぞれ置かれている。
トランジスタ２０において、中間層９と絶縁ポケット５
とで等価的にダイオードＤ、が形成される一方、絶縁ポ
ケット５と基板１，２とで等価的に第２のダイオードＤ
２が形成される。
−同様にして、トランジスタ２１において、絶縁ポケッ
ト５と基板１．２とで第３のダイオードＤ、が構成され
る。
それらトランジスタを動作させるには、ダイオードＤ２
の破壊電圧をダイオードＤ１の破壊電圧よりも高くする
必要がある。更に、エピタキシアルＮ２は、ポケット５
と層２との間におけるダイオードＤ２又はＤ３の直接的
接触を避けるために絶縁ポケット５に関して正の電圧に
接続されなければならない。
第２図を参照するに、コレクタ１５の接点には電圧Ｖ、
が供給され、エミッタ接点１７には電圧■２が供給され
、そこで、電圧Ｖ、は■２よりも大きい。絶縁ポケット
５の接点１４は２つのバッテリ■、及び■８によって供
給される電圧■１と■２との間の電圧■３に接続され、
Ｖ、−Ｖ２が可変であれば■、は可変電圧である。基板
１゜２とコレクタ１２の間に印加し得る電圧Ｖ１の限度
は１点鎖線において示されているダイオードＤの破壊電
圧によって決まり、そこでのダイオードは、Ｖ、＝Ｖ、
としたときでの絶縁ポケット５及びエピタキシアル層２
の作用を概略的に表わしている。第１図に示されている
トランジスタ２０及び２１は第２図及び第３図に示され
ている形式においても達成でき、そこでは、別な接点１
８がベースゾーン１０に設けられて、メタライズ層１９
によりエミッタ接点１７に接続されている。
本発明はまた、例えば、第４図に示されているようなセ
ミブリッジの高い部分のパイロット回路に対しても適用
できる。このセミブリッジは２つの入力端子４０．４５
と、出力端子４１と、セミブリッジを決定するトランジ
スタ４２及び４３と、入力トランジスタ４４と、電圧シ
フトでもってそのセミブリフジの高い部分を水先案内す
るトランジスタＴ、及びＴ２とを含んでいる。トランジ
スタＴ１及びＴ２は抵抗Ｒ，，Ｒ，及びＲ３でもって組
み合わされる。
第５図において、トランジスタＴ１及びＴ２は寄生素子
と一緒に例示されている。
図から見られるように、トランジスタＴ１及びＴ２はｎ
ｐｎ形にドープされている表面ゾーン５１、５２及び５
３からなり、そこで、表面でのコレクタゾーン５３は埋
込みｎ゛層８で中間のｎ−層９内に埋められている。
中間層９は常にポケット５内に含まれ、それはまた、基
板１上に配列されているエピタキシアル層２に埋められ
ている。
図には数多くの寄生素子が見られる。ポケット５と２つ
のトランジスタＴ１及びＴｔの中間層９とは、丁度ポケ
ット５とエピキシアル層２とがダイオードＤ４及びＤ３
を構成するように、ダイオードＤ１及びＤ２をそれぞれ
構成する。この状態において、ダイオードＤ、及びＤ４
の破壊電圧は、勿論、ダイオードＤ、及びＤ２の破壊電
圧よりも高くなければならない。
トランジスタＴ、はＮ２から分離されている２つのトラ
ンジスタＴ１及びＴ２のポケット５で作られたｐｎｐ　
）ランジスタを図式化し、そこにおいて、層２はベース
を構成し、そしてポケット５はエミッタ及びコレクタを
構成している。
トランジスタＴ３及びＴ６は、エミッタとして作用する
ドープされたゾーン５３と、ベースとして作用するポケ
ット５と、コレクタとして作用する層２とで作られたｎ
ｐｎ　）ランジスタを図式化している。
トランジスタＴ４及びＴ、は、エミッタとして作用する
ドープされたゾーン５２と、ベースとして作用するゾー
ン５３と、コレクタとして作用するポケット５とで作ら
れたｐｎｐ　）ランジスタを図式化している。
そこにおいて、ポケット５は、寄生トランジスタＴ２が
２つのポケット５間に印加される最大電位差において破
壊電圧に達しないように、適当に隔置されなければなら
ない。
第６図には、等価回路図が示されている。
この図から見られるように、トランジスタＴ４及びＴ１
はＳＣＲを形成しており、もしもＤ４に電流積が生じれ
ば、点弧する場合がある。トランジスタＴ、及びＴ２も
またＳＣＲを形成し、もしもＤ３に電流積が生じれば、
点弧する場合がある。寄生のＳＣＲの点弧を防止する１
つの方法は、第５図及び第６図での１点鎖線により示さ
れているようにトランジスタＴ４及びＴ、のベースとエ
ミッタとを短絡することで、これはポケット５をそこに
含まれているそれぞれの中間層９に接続するのと等価で
ある。トランジスタＴ、は、接地と比較してそのポケッ
ト５と中間層との間における破壊電圧よりも高い電圧を
コレクタ上に持つことができ、その適用可能な電圧は層
２と絶縁ポケット５と間での破壊電圧によってのみ制限
される。
もしもトランジスタのエミッタ５１が、第７図及び第８
図において示されているように、適当な金属性接点５５
を用いてそれぞれの絶縁ポケット５に接続されるならば
、同様の結果が得られる。この場合、寄生の素子Ｔ、３
−Ｔ、、は第５図の寄生素子Ｔ　ｆｆ−Ｔ、に対して逆
極性になる。ポケット５はｎ−エピタキシアル層２５内
に含まれ、そしてｎの中間層２６と埋込み層８とを含ん
でいる。また、層２５は層２７及び２８で形成されてい
る。
第９図及び第１０図には本発明の別な応用例が示されて
いる。
この場合、ｐＪＷ及びｎ゛層が得られるようにドーピン
グされた表面ゾーン６０及び６１からなる抵抗Ｒは中間
のｎ−層６２に含まれる。埋込みの１１層８は前記中間
層６２と基板ｌ上にあるエピタキシアル層６３に含まれ
ている絶縁ポケット５との間に置かれる。
抵抗Ｒの端部には接点６４及び６５が置かれ、別な接点
６６がポケット５の２つの表面部分７の１つの上に置か
れる。接点６６は、ポケット５をその抵抗の端部の１つ
に又はその上部での中間点に接続するために使用されて
いる。ポケット５とエピタキシアル層６３とはダイオー
ドＤ１゜を構成している。更にそこには寄生のトランジ
スタＴ２１及びＴ２□があり、トランジスタ’Ｉ”２１
はゾーン６．からなるエミッタと、ポケット５のベース
と、エピタキシアル層６３のコレクタとを持つｎｐｎ　
）ランジスタであり、そしてトランジスタＴ２□は、そ
のベースが中間層６２からなり、コレクタとエミッタと
がポケット５とゾーン６０とからそれぞれなっているｐ
ｎｐ　）ランジスタである。
その抵抗に印加できる最大電圧ＶＩはダイオードＤ、。
の破壊電圧によって制限される。
抵抗には、等価なダイオード、すなわち、中間層６２／
絶縁ポケツト５及び中間層６２／抵抗Ｒそれぞれの破壊
電圧よりも高い電圧■を印加することが望ましく、そし
て等価なダイオード絶縁ポケット５／エピタキシアル層
６３の破壊電圧は印加される予定の前記電圧Ｖよりも高
く、単一の抵抗は直列に接続された幾つかの抵抗、すな
わち、第１１図及び第１２図に示されているように３つ
の抵抗Ｒ＋＋、Ｒ＋□及びＲＩ３へと分割（関連せる接
続部材７０及び７１により）することができるので、各
抵抗には、中間層／抵抗及び絶縁ポケット／中間層ダイ
オードの破壊電圧よりも低い電圧が分配されることにな
る。図からも見られるように、各ポケット５はそのポケ
ットに含まれている抵抗の１端６４に接続された接点６
６を持っている。代替として、接点６６はその抵抗の端
部６５か又はその中間点のいずれにでも接続できる。
各々がポケット５とそこに含まれている中間層６２とで
作られているダイオードＤＩｌ、ＤＩ□及びＤｌｌは、
各々がエピタキシアル層６３とポケット５とで作られて
いるダイオードＤＩ４．Ｄ＋ｓ及びＤＩ６の破壊電圧よ
りも破壊電圧が低い。
この様に、各素子において、その供給電圧は絶縁ポケッ
ト５と中間層６２とから作られたダイオードの破壊電圧
に無関係である。
【図面の簡単な説明】
第１図は本発明による集積回路の断面図である。第２図
は第１図に示されている集積構造の素子の１つの具体的
実施例を示す図である。第３図は第２図に示されている
素子の平面図である（特に、表面での酸化物層が明瞭化
のために省略されている）。第４図は周知のセミブリッ
ジの頂部を水先案内するための回路図である。 第５図は第４図に示されている回路の１部に対する本発
明の応用例を示す図である。第６図は第５図の構造の等
価回路である。第７図は本発明の別な応用例を示す図で
ある。第８図は第７図に示されている構造の等価回路を
示す図である。第９図及び第１０図は本発明の更に別な
応用例とそれに関連した等価回路とをそれぞれ示す図で
ある。第１１図及び第１２図は本発明の更に別な応用例
とそれに関連した等価回路とをそれぞれ示す図である。 ■・・・半導体基板、２・・・エピタキシアル層、３．
４・・・重畳層、５・・・絶縁ポケット、２５．６３・
・・エピタキシアル層、Ｒ，Ｒ，、Ｒ２，Ｒ３・・・抵
抗、Ｔ、、Ｔ２・・・トランジスタ。 代理人　弁理士　小　川　信　−

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板（１、２、２５、６３）における不鈍物
    の拡散によって作られ、その各々がそれぞれの絶縁ポケ
    ット（５）の内側に置かれている回路素子（Ｔ＿１−Ｔ
    ＿２、Ｒ、Ｒ＿１−Ｒ＿２−Ｒ＿３）からなる集積構造
    において、各絶縁ポケット（５）にはその対応するポケ
    ット内に含まれる素子に印加される最小電圧（Ｖ＿２）
    と最大電圧（Ｖ＿１）との間の電圧が供給され、前記絶
    縁ポケット（５）と包囲している半導体基板（１、２、
    ２５、６３）との間の破壊電圧は、該絶縁ポケット（５
    ）とそこに含まれている素子（Ｔ＿１−Ｔ＿２、Ｒ、Ｒ
    ＿１−Ｒ＿２−Ｒ＿３）との間での破壊電圧よりもはる
    かに高いことを特徴とする集積構造。 ２、前記絶縁ポケット（５）がそこに含まれているトラ
    ンジスタ（Ｔ＿１−Ｔ＿２）のコレクタ（５３）に接続
    されることを特徴とする請求項１記載の集積構造。 ３、前記絶縁ポケット（５）がそこに含まれているトラ
    ンジスタ（Ｔ＿１−Ｔ＿２）のエミッタ（５１）に接続
    されることを特徴とする請求項１記載の集積構造。 ４、前記絶縁ポケット（５）が抵抗（Ｒ、Ｒ＿１＿１、
    Ｒ＿１＿３）の１端（６４又は６５）に接続されるか又
    は前記抵抗の中間点に接続されることを特徴とする請求
    項１記載の集積構造。 ５、各々に前記絶縁ポケット（５）が与えられた少なく
    とも２つの回路素子を備え、該絶縁ポケット（５）は、
    それら２つのポケット（５）間に印加される前以って設
    定された最大電位差に対して破壊電圧に至らないように
    隔置されていることを特徴とする請求項１記載の集積構
    造。
JP63269642A 1987-10-30 1988-10-27 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 Expired - Fee Related JP2686500B2 (ja)

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