JPH0351103B2 - - Google Patents
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- JPH0351103B2 JPH0351103B2 JP59164638A JP16463884A JPH0351103B2 JP H0351103 B2 JPH0351103 B2 JP H0351103B2 JP 59164638 A JP59164638 A JP 59164638A JP 16463884 A JP16463884 A JP 16463884A JP H0351103 B2 JPH0351103 B2 JP H0351103B2
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- semiconductor
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- 230000003071 parasitic effect Effects 0.000 description 19
- 239000000758 substrate Substances 0.000 description 11
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積回路装置におけるダイオードの構
造に関し、特に絶縁ゲート型電界効果トランジス
タを有する半導体集積回路装置における寄生防止
ダイオードの構造に関する。
造に関し、特に絶縁ゲート型電界効果トランジス
タを有する半導体集積回路装置における寄生防止
ダイオードの構造に関する。
寄生防止ダイオードが使われるものとして相補
型絶縁ゲート型電界効果トランジスタ（以下Ｃ−
MOSと称す）を含む回路がある。例えばＣ−
MOS回路により昇圧回路を構成する場合に、第
１図に示す如く、電波端子01と負荷端子03間にＮ
チヤンネルMOSトランジスタQ1N，Q2Nを直列に
接続する部分がある。この回路において、トラン
ジスタQ1N，Q2Nを半導体IC構造にした場合の断
面図を第２図に示す。すなわち、Ｎ型基板５０の
表面部分にＰウエル５１，５２が設けられ、更に
該Ｐウエル中にそれぞれトランジスタQ1N，Q2N
のソース、ドレインとなるべきＮ型領域５３〜５
６が設けられ、ソース５３が電源端子01へ、また
ドレイン５４がＰウエル５１及び端子02を介して
トランジスタQ2Nのソース５５へ接続されてい
る。更にトランジスタQ2NのドレインはＰウエル
５２と端子03へ接続され負荷へ電圧を供給する構
造となつている。
型絶縁ゲート型電界効果トランジスタ（以下Ｃ−
MOSと称す）を含む回路がある。例えばＣ−
MOS回路により昇圧回路を構成する場合に、第
１図に示す如く、電波端子01と負荷端子03間にＮ
チヤンネルMOSトランジスタQ1N，Q2Nを直列に
接続する部分がある。この回路において、トラン
ジスタQ1N，Q2Nを半導体IC構造にした場合の断
面図を第２図に示す。すなわち、Ｎ型基板５０の
表面部分にＰウエル５１，５２が設けられ、更に
該Ｐウエル中にそれぞれトランジスタQ1N，Q2N
のソース、ドレインとなるべきＮ型領域５３〜５
６が設けられ、ソース５３が電源端子01へ、また
ドレイン５４がＰウエル５１及び端子02を介して
トランジスタQ2Nのソース５５へ接続されてい
る。更にトランジスタQ2NのドレインはＰウエル
５２と端子03へ接続され負荷へ電圧を供給する構
造となつている。
かゝる構成により、当然に第１図に示す如く、
寄生トランジスタQ1、Q2が生じる。すなわち、
基板５０をコレクタ、Ｐウエル５１をベース、Ｎ
領域５３をエミツタとする縦型のバイポーラトラ
ンジスタQ1、同様に基板５０、Ｐウエル５２、
Ｎ領域５５をそれぞれコレクタ、ベース、エミツ
タとする縦型のトランジスタQ2が寄生すること
になる。従つてトランジスタQ1，Q2はダーリン
トン構成となつており、故に端子03に設けられる
負荷のインピーダンスをトランジスタQ1、Q2の
βの積で割つた値より十分小さい出力インピーダ
ンスを有する電源を端子01に設けなければ、節点
03の電位は基板電位（一般には接地）近傍に保持
されてしまい、よつて昇圧回路となり得ない。電
源電池が数100Ωの出力インピーダンスを有して
いるときは上述の条件を満足しえない。これは寄
生ラテラルトランジスタQ1，Q2のエミツタ領域
５３，５５が電源投入時に電源へ接続されるた
め、これ等エミツタ領域からの少数キヤリヤがベ
ース領域５１，５２（Ｐウエル）を通つて基板５
０へ移動し、よつてＰウエル５１，５２すなわち
ドレイン端子02，03を基板電位へ引くことに起因
するものである。このような寄生トランジスタ効
果を防止するにはダイオードを付設するのが好ま
しい。
寄生トランジスタQ1、Q2が生じる。すなわち、
基板５０をコレクタ、Ｐウエル５１をベース、Ｎ
領域５３をエミツタとする縦型のバイポーラトラ
ンジスタQ1、同様に基板５０、Ｐウエル５２、
Ｎ領域５５をそれぞれコレクタ、ベース、エミツ
タとする縦型のトランジスタQ2が寄生すること
になる。従つてトランジスタQ1，Q2はダーリン
トン構成となつており、故に端子03に設けられる
負荷のインピーダンスをトランジスタQ1、Q2の
βの積で割つた値より十分小さい出力インピーダ
ンスを有する電源を端子01に設けなければ、節点
03の電位は基板電位（一般には接地）近傍に保持
されてしまい、よつて昇圧回路となり得ない。電
源電池が数100Ωの出力インピーダンスを有して
いるときは上述の条件を満足しえない。これは寄
生ラテラルトランジスタQ1，Q2のエミツタ領域
５３，５５が電源投入時に電源へ接続されるた
め、これ等エミツタ領域からの少数キヤリヤがベ
ース領域５１，５２（Ｐウエル）を通つて基板５
０へ移動し、よつてＰウエル５１，５２すなわち
ドレイン端子02，03を基板電位へ引くことに起因
するものである。このような寄生トランジスタ効
果を防止するにはダイオードを付設するのが好ま
しい。
本発明の目的は、寄生防止に好適なダイオード
の新規な構造を提供することにある。
の新規な構造を提供することにある。
本発明は、一導電型のは半導体領域に逆導電型
の島状領域（第１領域）とこれとは離間させつつ
これをほぼ取り囲むようにした逆導電型の第２領
域とを設け、この第２領域と半導体領域とをシヨ
ートさせる電極を設け、第１領域に第１の端子を
接続し、シヨート電極に第２の端子を接続し、第
１と第２の端子間にPN接合ダイオードを生成し
たことを特徴とする。
の島状領域（第１領域）とこれとは離間させつつ
これをほぼ取り囲むようにした逆導電型の第２領
域とを設け、この第２領域と半導体領域とをシヨ
ートさせる電極を設け、第１領域に第１の端子を
接続し、シヨート電極に第２の端子を接続し、第
１と第２の端子間にPN接合ダイオードを生成し
たことを特徴とする。
また本発明は、半導体領域に逆導電型のリング
状領域を形成し、半導体領域の表面にシヨツトキ
ー接合を形成する電極を設けてこの電極をリング
状領域にも接続し、半導体領域に第１の端子を接
続し、上記電極に第２の端子を接続して第１と第
２の端子間にシヨツトキーダイオードを生成した
ことを特徴とする。
状領域を形成し、半導体領域の表面にシヨツトキ
ー接合を形成する電極を設けてこの電極をリング
状領域にも接続し、半導体領域に第１の端子を接
続し、上記電極に第２の端子を接続して第１と第
２の端子間にシヨツトキーダイオードを生成した
ことを特徴とする。
かゝる構成により、ダイオードがPN接合ダイ
オードの場合は、上記一導電型の半導体領域に寄
生素子から注入される少数キヤリヤをダイオード
により吸収させ該少数キヤリヤによる寄生動作を
阻止し、寄生素子効果を防ぐものであり、又ダイ
オードがシヨツトキー障壁を有するダイオードの
場合は、シヨツトキー障壁では少数キヤリヤの注
入がほとんど起こらない現象を利用して、少数キ
ヤリヤの注入を阻止したものである。
オードの場合は、上記一導電型の半導体領域に寄
生素子から注入される少数キヤリヤをダイオード
により吸収させ該少数キヤリヤによる寄生動作を
阻止し、寄生素子効果を防ぐものであり、又ダイ
オードがシヨツトキー障壁を有するダイオードの
場合は、シヨツトキー障壁では少数キヤリヤの注
入がほとんど起こらない現象を利用して、少数キ
ヤリヤの注入を阻止したものである。
第３図ａ，ｂに本発明の実施例の平面図をそれ
ぞれ示し、同等部分は同一符号を用いて説明す
る。同図ａにおいて、Ｎ型基板５０の一主面に形
成された一導電型（Ｐ型）半導体領域（たとえば
第２図のＮチヤンネルトランジスタQ1Nを設ける
べきＰウエル）５１にＮ領域３１を、又領域３１
を三方より囲む如きＮ領域２１を形成する。領域
４１はＮ領域３１と接続された拡散領域であり抵
抗素子Ｒを形成している。領域５１，２１，３１
はそれぞれ横型NPNトランジスタのベース、コ
レクタ、エミツタを構成しており、領域５１およ
び２１は電気的に接続されている。領域３１は抵
抗領域４１を介して端子Ｄ１で領域５１内に形成
された他の素子に接続される。第３図ｂはａと同
様であり別の一例を示す。すなわちエミツタ領域
３１が四方共にＮ領域２１で囲まれた構成で、抵
抗Ｒは他のＰウエル中に形成される。
ぞれ示し、同等部分は同一符号を用いて説明す
る。同図ａにおいて、Ｎ型基板５０の一主面に形
成された一導電型（Ｐ型）半導体領域（たとえば
第２図のＮチヤンネルトランジスタQ1Nを設ける
べきＰウエル）５１にＮ領域３１を、又領域３１
を三方より囲む如きＮ領域２１を形成する。領域
４１はＮ領域３１と接続された拡散領域であり抵
抗素子Ｒを形成している。領域５１，２１，３１
はそれぞれ横型NPNトランジスタのベース、コ
レクタ、エミツタを構成しており、領域５１およ
び２１は電気的に接続されている。領域３１は抵
抗領域４１を介して端子Ｄ１で領域５１内に形成
された他の素子に接続される。第３図ｂはａと同
様であり別の一例を示す。すなわちエミツタ領域
３１が四方共にＮ領域２１で囲まれた構成で、抵
抗Ｒは他のＰウエル中に形成される。
第４図は第３図ａ，ｂに示した寄生バイポーラ
トランジスタ動作防止用ダイオードのＡ−A′断
面を示す。Ｎ型半導体領域５０の表面にＰ型半導
体領域Ｐウエル５１が形成されている。さらにＰ
型半導体領域５１の表面にＮ型高濃度半導体領域
３１が形成されており、その周囲にＮ型半導体領
域２１が形成されており、アルミコンタクト６
ａ，６ｂによつてＰ型半導体領域５１と電気的に
接続される。半導体領域３１はアルミコンタクト
７に接続されている。５ａ，５ｂ，５ｃおよび５
ｄは絶縁層である。第３，４図に示した半導体装
置の等価回路図を第５図に示す。トランジスタ
Q3は領域３１をエミツタ、領域２１をコレクタ、
領域５１をベースとする横型NPNトランジスタ
であり、トランジスタQ4は領域３１をエミツタ、
領域５１をベース、基板５０をコレクタとする縦
型NPNトランジスタであり、トランジスタQ3は
ベース、コレクタが共通接続されているから、ト
ランジスタQ4のベース、エミツタ間に挿入され
たダイオードとして動作し、従つてQ4の縦型ト
ランジスタ効果は極めて小さくなる。なぜならば
エミツタ領域となるＮ型領域３１から放出された
少数キヤリヤはＰウエル５１の表面領域を通つて
ダイオード構成のトランジスタQ3に端子B1に引
かれ、よつて縦型のNPNトランジスタQ4はほと
んどトランジスタ動作をしないことになる。従つ
て、等価的にはトランジスタQ4のベース（Ｐウ
エル５１の縦方向）に抵抗RBが挿入されたこと
と同じ効果となり、寄生トランジスタQ4の効果
も激減する。
トランジスタ動作防止用ダイオードのＡ−A′断
面を示す。Ｎ型半導体領域５０の表面にＰ型半導
体領域Ｐウエル５１が形成されている。さらにＰ
型半導体領域５１の表面にＮ型高濃度半導体領域
３１が形成されており、その周囲にＮ型半導体領
域２１が形成されており、アルミコンタクト６
ａ，６ｂによつてＰ型半導体領域５１と電気的に
接続される。半導体領域３１はアルミコンタクト
７に接続されている。５ａ，５ｂ，５ｃおよび５
ｄは絶縁層である。第３，４図に示した半導体装
置の等価回路図を第５図に示す。トランジスタ
Q3は領域３１をエミツタ、領域２１をコレクタ、
領域５１をベースとする横型NPNトランジスタ
であり、トランジスタQ4は領域３１をエミツタ、
領域５１をベース、基板５０をコレクタとする縦
型NPNトランジスタであり、トランジスタQ3は
ベース、コレクタが共通接続されているから、ト
ランジスタQ4のベース、エミツタ間に挿入され
たダイオードとして動作し、従つてQ4の縦型ト
ランジスタ効果は極めて小さくなる。なぜならば
エミツタ領域となるＮ型領域３１から放出された
少数キヤリヤはＰウエル５１の表面領域を通つて
ダイオード構成のトランジスタQ3に端子B1に引
かれ、よつて縦型のNPNトランジスタQ4はほと
んどトランジスタ動作をしないことになる。従つ
て、等価的にはトランジスタQ4のベース（Ｐウ
エル５１の縦方向）に抵抗RBが挿入されたこと
と同じ効果となり、寄生トランジスタQ4の効果
も激減する。
第３，４図に示した構造のダイオードを、たと
えば第２図に示したトランジスタQ1Nを作るべき
Ｐウエル５１内に設けて、第６図に示す如く、端
子E1を電源に、端子B1をトランジスタQ1Nのドレ
イン領域５４（Ｐウエル５１）に、端子D1をQ1N
のソース領域５３に各々接続することにより、ト
ランジスタQ1の寄生効果が防げる。すなわち第
４，５図に於て説明した様に、電源に接続された
領域３１（端子E1）よりの少数キヤリヤは、ダ
イオード作用をするラテラルトランジスタQ3に
吸収され、寄生縦型トランジスタQ1やQ4のベー
スとなるべきＰウエル５１の縦方向には注入され
なくなるので寄生トランジスタQ4の効果はほと
んど防止される。
えば第２図に示したトランジスタQ1Nを作るべき
Ｐウエル５１内に設けて、第６図に示す如く、端
子E1を電源に、端子B1をトランジスタQ1Nのドレ
イン領域５４（Ｐウエル５１）に、端子D1をQ1N
のソース領域５３に各々接続することにより、ト
ランジスタQ1の寄生効果が防げる。すなわち第
４，５図に於て説明した様に、電源に接続された
領域３１（端子E1）よりの少数キヤリヤは、ダ
イオード作用をするラテラルトランジスタQ3に
吸収され、寄生縦型トランジスタQ1やQ4のベー
スとなるべきＰウエル５１の縦方向には注入され
なくなるので寄生トランジスタQ4の効果はほと
んど防止される。
尚抵抗R4は端子D1に接続されたＰウエル５１
内の他のＮ型高濃度領域の縦型トランジスタ効果
を防止する。
内の他のＮ型高濃度領域の縦型トランジスタ効果
を防止する。
同様にトランジスタQ2Nの寄生トランジスタQ2
の効果を防ぐためには、トランジスタQ2Nを作る
べきＰウエル５２内に第３，４図に示したダイオ
ードを形成すればよいことは勿論である。
の効果を防ぐためには、トランジスタQ2Nを作る
べきＰウエル５２内に第３，４図に示したダイオ
ードを形成すればよいことは勿論である。
第７図はＮウエル中にＰチヤンネルMOSを作
る場合の本発明の他の実施例を示す。Ｐ型半導体
領域６０の一表面にＮ型半導体領域６１を形成
し、さらにＮ型半導体領域６１表面にＰ型半導体
領域６２をリング状に形成する。次にＰ型半導体
両領域６２をガードリングとしてＮ型半導体領域
６１の表面にシヨツトキー障壁領域６３を形成
し、アルミコンタクト６４，６５で領域６１およ
び領域６２，６３にそれぞれ導電性接触をとる。
領域６３はシヨツトキー障壁なので領域６５から
領域６１に少数キヤリヤが注入されることはなく
なり、よつて縦形寄生トランジスタの効果が防げ
る。
る場合の本発明の他の実施例を示す。Ｐ型半導体
領域６０の一表面にＮ型半導体領域６１を形成
し、さらにＮ型半導体領域６１表面にＰ型半導体
領域６２をリング状に形成する。次にＰ型半導体
両領域６２をガードリングとしてＮ型半導体領域
６１の表面にシヨツトキー障壁領域６３を形成
し、アルミコンタクト６４，６５で領域６１およ
び領域６２，６３にそれぞれ導電性接触をとる。
領域６３はシヨツトキー障壁なので領域６５から
領域６１に少数キヤリヤが注入されることはなく
なり、よつて縦形寄生トランジスタの効果が防げ
る。
第８図は第７図の等価回路を示す。縦型寄生ト
ランジスタQ3のエミツタ、ベース間にシヨツト
キー障壁ダイオード（SBD）を接続したもので
ある。
ランジスタQ3のエミツタ、ベース間にシヨツト
キー障壁ダイオード（SBD）を接続したもので
ある。
第３，４図においてはＮ型基板にＰウエルを用
いたMOS ICの場合について説明したが、Ｐ型基
板にＮウエルを用いた場合のICについて適用で
きることは勿論である。
いたMOS ICの場合について説明したが、Ｐ型基
板にＮウエルを用いた場合のICについて適用で
きることは勿論である。
第１図はＣ−MOS ICの一部の等価回路、第２
図は第１図の半導体集積回路構成の断面図、第３
図、第４図は本発明の一実施例の平面図、断面図
をそれぞれ示し、第５図はその等価回路、第６図
は第１図の回路に本発明を適用した場合の回路
図、第７図は本発明の他の実施例を示す断面図、
第８図はその等価回路図。 図において、５０，６０は基板、５１，５２は
Ｐ型ウエル、６１はＮ型ウエル、２１，３１，６
２はウエル中の不純物拡散領域、Q1〜Q5は寄生
トランジスタを示す。
図は第１図の半導体集積回路構成の断面図、第３
図、第４図は本発明の一実施例の平面図、断面図
をそれぞれ示し、第５図はその等価回路、第６図
は第１図の回路に本発明を適用した場合の回路
図、第７図は本発明の他の実施例を示す断面図、
第８図はその等価回路図。 図において、５０，６０は基板、５１，５２は
Ｐ型ウエル、６１はＮ型ウエル、２１，３１，６
２はウエル中の不純物拡散領域、Q1〜Q5は寄生
トランジスタを示す。
Claims (1)
- １ 一導電型の半導体領域と、該半導体領域に設
けられた逆導電型の島状の第１領域と、該島状の
第１領域をほぼ取り囲むようにかつ該島状の第１
領域とは離間して前記半導体領域に設けられた逆
導電型の第２領域と、該第２領域と前記半導体領
域とを接続する手段と、前記第１領域に接続した
第１の端子と、前記接続手段に接続した第２の端
子とを備え、前記第１と第２の端子間にダイオー
ドを生成し、前記半導体領域内に形成された逆導
電型の第３および第４の半導体領域をソース、ド
レインとするトランジスタに対して、前記第１の
端子を前記第３の半導体領域に接続するとともに
電源に接続し、前記第２の端子を前記第４の半導
体領域に接続したことを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164638A JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164638A JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50108624A Division JPS6011469B2 (ja) | 1975-09-08 | 1975-09-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6089960A JPS6089960A (ja) | 1985-05-20 |
| JPH0351103B2 true JPH0351103B2 (ja) | 1991-08-05 |
Family
ID=15796989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164638A Granted JPS6089960A (ja) | 1984-08-06 | 1984-08-06 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6089960A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545909A (en) * | 1994-10-19 | 1996-08-13 | Siliconix Incorporated | Electrostatic discharge protection device for integrated circuit |
| JP2009188178A (ja) * | 2008-02-06 | 2009-08-20 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841681A (ja) * | 1971-09-22 | 1973-06-18 | ||
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
-
1984
- 1984-08-06 JP JP59164638A patent/JPS6089960A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4841681A (ja) * | 1971-09-22 | 1973-06-18 | ||
| JPS5211883A (en) * | 1975-07-18 | 1977-01-29 | Toshiba Corp | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6089960A (ja) | 1985-05-20 |
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