JPS63169756A - 電力トランジスタ - Google Patents
電力トランジスタInfo
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- JPS63169756A JPS63169756A JP62331878A JP33187887A JPS63169756A JP S63169756 A JPS63169756 A JP S63169756A JP 62331878 A JP62331878 A JP 62331878A JP 33187887 A JP33187887 A JP 33187887A JP S63169756 A JPS63169756 A JP S63169756A
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、直接２次破壊に対する改良された抵抗を有
する電力トランジスタに関するものである。
する電力トランジスタに関するものである。
既知のように、バイポーラ電力トランジスタの故障の主
たる理由の１つは２次破壊である。この通常の破壊的な
現象は、これらのトランジスタの性能を制限し、そのた
め設計する間、この現象が生じる可能性を避けるために
特に注意が払われなければならない。
たる理由の１つは２次破壊である。この通常の破壊的な
現象は、これらのトランジスタの性能を制限し、そのた
め設計する間、この現象が生じる可能性を避けるために
特に注意が払われなければならない。
この不安定度の性質は、熱によるものであり、かつバイ
ポーラトランジスタ内のより大きな安全動作区域の達成
を主として妨げるものを構成する。
ポーラトランジスタ内のより大きな安全動作区域の達成
を主として妨げるものを構成する。
このような応力に耐えるようにトランジスタの能力を改
良するために、いくつかの解決が既に提案されている。
良するために、いくつかの解決が既に提案されている。
特に、１つの解決は、各要素トランジスタのエミッタに
直列のいわゆる安定抵抗器の利用を提供し、またイギリ
ス特許第１，４６７゜６１２号は、各要素トランジスタ
を、熱的不均衡の補償を得るように幾何学的に配置され
た１対のトランジスタと置換することを開示し、かつ同
じ出願人により出願されたイタリア特許出願節２１０２
８ Ａ／８４号において、各要素トランジスタが、電
熱再生現象を減じるように独自の電流源により制御され
る。このような既知の解決は、前の装置に関する改良を
与えるが、直接２次破壊の現象を部分的にのみ減じるの
を可能にし、かつ必ずしも不利な点がないわけではない
。
直列のいわゆる安定抵抗器の利用を提供し、またイギリ
ス特許第１，４６７゜６１２号は、各要素トランジスタ
を、熱的不均衡の補償を得るように幾何学的に配置され
た１対のトランジスタと置換することを開示し、かつ同
じ出願人により出願されたイタリア特許出願節２１０２
８ Ａ／８４号において、各要素トランジスタが、電
熱再生現象を減じるように独自の電流源により制御され
る。このような既知の解決は、前の装置に関する改良を
与えるが、直接２次破壊の現象を部分的にのみ減じるの
を可能にし、かつ必ずしも不利な点がないわけではない
。
この出願人に譲渡された米国特許第４，６８２゜１９７
号に示される解決により、より実質的な改良が達成され
る。この解決によれば、電力装置は、電気的に接続され
るが１７ミルに等しい量だけ物理的に間隔を置いた複数
個の要素トランジスタからなる。この態様では、電力ト
ランジスタ全体が、個々の要素トランジスタ（セル、ま
たは「フィンガ（ｆｉｎｇｅｒ）Ｊ、この用語はセルの
集団を示す）に関連の電力の合計に等しい電力を搬送し
得る。しかしながらバルクは不利な立場にあり、かつ他
方で、２個の隣接する要素トランジスタ間の、電流源と
して動作する駆動トランジスタの、または相補的な段の
要素トランジスタの挿入のような、装置により占有され
る面積を最小にするために示された解決が、もし２個の
出力トランジスタが交互に動作するクラスＢ出力段を装
置が構成するならば、特に２個の金属層が用いられ得な
いとき、その有用性を制限される。
号に示される解決により、より実質的な改良が達成され
る。この解決によれば、電力装置は、電気的に接続され
るが１７ミルに等しい量だけ物理的に間隔を置いた複数
個の要素トランジスタからなる。この態様では、電力ト
ランジスタ全体が、個々の要素トランジスタ（セル、ま
たは「フィンガ（ｆｉｎｇｅｒ）Ｊ、この用語はセルの
集団を示す）に関連の電力の合計に等しい電力を搬送し
得る。しかしながらバルクは不利な立場にあり、かつ他
方で、２個の隣接する要素トランジスタ間の、電流源と
して動作する駆動トランジスタの、または相補的な段の
要素トランジスタの挿入のような、装置により占有され
る面積を最小にするために示された解決が、もし２個の
出力トランジスタが交互に動作するクラスＢ出力段を装
置が構成するならば、特に２個の金属層が用いられ得な
いとき、その有用性を制限される。
このような状態なので、この発明の狙いは、先行技術に
よる解決の不利な点をなくし、かつ特に直接２次破壊現
象に対する改良された抵抗を有する電力トランジスタを
提供することである。
よる解決の不利な点をなくし、かつ特に直接２次破壊現
象に対する改良された抵抗を有する電力トランジスタを
提供することである。
゛ この狙いの範囲内では、この発明の特定の目的は電
力装置を提供することであり、その要素トランジスタは
、占有された面積の増加をあまり必要としないように個
々のフィンガまたは要素トランジスタの相互の空間を必
要とすることなく、互いに隣接して設けられる。
力装置を提供することであり、その要素トランジスタは
、占有された面積の増加をあまり必要としないように個
々のフィンガまたは要素トランジスタの相互の空間を必
要とすることなく、互いに隣接して設けられる。
この発明のさらに他の目的は、米国特許第４゜６８２．
１９７号に示される構造で得られるものと比較され得る
、電力レベルを確実にし得る電力トランジスタを提供す
ることである。
１９７号に示される構造で得られるものと比較され得る
、電力レベルを確実にし得る電力トランジスタを提供す
ることである。
この発明の１つの目的は、示された既知の装置と匹敵す
る製造コストを有するように、電子産業において一般に
利用可能である技術および機械装置を用いて容易に集積
され得る、かつレイアウトの複雑化が最少限である電力
トランジスタを提供することである。
る製造コストを有するように、電子産業において一般に
利用可能である技術および機械装置を用いて容易に集積
され得る、かつレイアウトの複雑化が最少限である電力
トランジスタを提供することである。
以下で明らかになる上記の狙いおよび目的ならびに他の
事柄は、直接２次破壊に対する改良された抵抗を有する
電力トランジスタにより達成され、その電力トランジス
タは、相互に接続されかつ共通エミッタ端子を形成する
エミッタ端子と、同様に相互に接続されかつ共通コレク
タ端子を形成するコレクタ端子と、少なくとも１個の電
流源に接続されるベース端子とを有する複数個の要素ト
ランジスタを含み、その電力トランジスタが複数個のダ
イオードを含み、前記ダイオードの各々がそれぞれの要
素トランジスタに接続され、かつそれとともに電流ミラ
ー回路を形成することを特徴とする。
事柄は、直接２次破壊に対する改良された抵抗を有する
電力トランジスタにより達成され、その電力トランジス
タは、相互に接続されかつ共通エミッタ端子を形成する
エミッタ端子と、同様に相互に接続されかつ共通コレク
タ端子を形成するコレクタ端子と、少なくとも１個の電
流源に接続されるベース端子とを有する複数個の要素ト
ランジスタを含み、その電力トランジスタが複数個のダ
イオードを含み、前記ダイオードの各々がそれぞれの要
素トランジスタに接続され、かつそれとともに電流ミラ
ー回路を形成することを特徴とする。
実際この発明によれば、各要素トランジスタは、出力ト
ランジスタにより、かつ出力トランジスタの所望の利得
値、典型的には１００を維持するように互いに関して予
め設定された面積比を有するダイオードにより形成され
る電流ミラーと置換され、またダイオードは実際に、動
作温度が上がるニラれて出力トランジスタのコレクタ電
流の感度がより小さくなるのを確実にするような安定エ
レメントである。
ランジスタにより、かつ出力トランジスタの所望の利得
値、典型的には１００を維持するように互いに関して予
め設定された面積比を有するダイオードにより形成され
る電流ミラーと置換され、またダイオードは実際に、動
作温度が上がるニラれて出力トランジスタのコレクタ電
流の感度がより小さくなるのを確実にするような安定エ
レメントである。
この発明のさらなる特性および利点は、添付の図面にお
いて非制限的例としてのみ例示された、いくつかの好ま
しいが排他的でない実施例の説明から明らかになるであ
ろう。
いて非制限的例としてのみ例示された、いくつかの好ま
しいが排他的でない実施例の説明から明らかになるであ
ろう。
第１図を参照すると、この発明による電力トランジスタ
の第１の実施例が例示され、それは出力トランジスタと
してＮＰＮ型装置を含む。詳細には、例示された電力ト
ランジスタは、相互に接続されかつ参照数字１で示され
た複数個のブロックからなる。詳細には、各ブロック１
は、ここではＮＰＮ型の要素出力トランジスタ３に給電
する、ＰＮＰ型の駆動トランジスタ２からなる。見られ
得るように、電流源を形成するトランジスタ２のベース
は相互に接続され、かつ電力トランジスタ全体の共通端
子Ｂを形成し、そのエミッタもまた互いに、かつ要素出
力トランジスタ３のコレクタに接続され、共通コレクタ
端子Ｃを形成し、またトランジスタ２のコレクタは各々
、それぞれの要素出力トランジスタ３のベースに、かつ
ここではそのコレクタおよびベースが短絡しているトラ
ンジスタからなるそれぞれのダイオード４のアノードと
接続される。実際に、ダイオード４およびトランジスタ
３は、出力トランジスタ３の利得の適当な値を確実にす
るように、予め設定されたエミッタ面積を有する電流ミ
ラー５を形成する。最後に、トランジスタ３のエミッタ
は、共通エミッタ端子Ｅを形成するように相互に接続さ
れ、かつダイオード４を形成するトランジスタのエミッ
タに接続される。
の第１の実施例が例示され、それは出力トランジスタと
してＮＰＮ型装置を含む。詳細には、例示された電力ト
ランジスタは、相互に接続されかつ参照数字１で示され
た複数個のブロックからなる。詳細には、各ブロック１
は、ここではＮＰＮ型の要素出力トランジスタ３に給電
する、ＰＮＰ型の駆動トランジスタ２からなる。見られ
得るように、電流源を形成するトランジスタ２のベース
は相互に接続され、かつ電力トランジスタ全体の共通端
子Ｂを形成し、そのエミッタもまた互いに、かつ要素出
力トランジスタ３のコレクタに接続され、共通コレクタ
端子Ｃを形成し、またトランジスタ２のコレクタは各々
、それぞれの要素出力トランジスタ３のベースに、かつ
ここではそのコレクタおよびベースが短絡しているトラ
ンジスタからなるそれぞれのダイオード４のアノードと
接続される。実際に、ダイオード４およびトランジスタ
３は、出力トランジスタ３の利得の適当な値を確実にす
るように、予め設定されたエミッタ面積を有する電流ミ
ラー５を形成する。最後に、トランジスタ３のエミッタ
は、共通エミッタ端子Ｅを形成するように相互に接続さ
れ、かつダイオード４を形成するトランジスタのエミッ
タに接続される。
こや構造により、出力トランジスタは、既知の解決に関
する温度変化にあまり感応しないコレクタ電流ｌｃを有
する。実際、各々の個々の要素トランジスタのコレクタ
電流の温度変化は、前記要素トランジスタがそれ自体の
電流源により制御されるとき、もっばら前記温度Ｔに伴
なう電流利得βの変化によるものである。特に、もし電
流ミラーを構成する個々のトランジスタのベース電流が
無視されないならば、電流分析は以下の関係を設定し得
る、すなわち となる。
する温度変化にあまり感応しないコレクタ電流ｌｃを有
する。実際、各々の個々の要素トランジスタのコレクタ
電流の温度変化は、前記要素トランジスタがそれ自体の
電流源により制御されるとき、もっばら前記温度Ｔに伴
なう電流利得βの変化によるものである。特に、もし電
流ミラーを構成する個々のトランジスタのベース電流が
無視されないならば、電流分析は以下の関係を設定し得
る、すなわち となる。
温度に依存するコレクタ電流の変化はこのように、以下
の係数だけ減じられる、すなわち１ ＋、／３／（１＋
ｍ） となり、ここでは、ｍはミラーを構成する２個のトラン
ジスタの面積比である。
の係数だけ減じられる、すなわち１ ＋、／３／（１＋
ｍ） となり、ここでは、ｍはミラーを構成する２個のトラン
ジスタの面積比である。
第１図による回路は、２個の隣接するが相互に絶縁され
るエピタキシャルポケット内にトランジスタ３およびダ
イオード４を設けることにより容易に実現され得る。特
に、ダイオード４は上記のように、トランジスタに関し
て適当なエミッタ面積を有し、かつベースおよびコレク
タ領域が相互に短絡されるＮＰＮトランジスタにより形
成される。
るエピタキシャルポケット内にトランジスタ３およびダ
イオード４を設けることにより容易に実現され得る。特
に、ダイオード４は上記のように、トランジスタに関し
て適当なエミッタ面積を有し、かつベースおよびコレク
タ領域が相互に短絡されるＮＰＮトランジスタにより形
成される。
第２図は、この発明による異なる解決を例示し、ここで
は出力トランジスタがＰＮＰ型装置を含む。
は出力トランジスタがＰＮＰ型装置を含む。
またこの場合、電力トランジスタ全体は、１１で示され
た複数個の相互に接続された構造を含み、各々は、適当
なダイオードとともに電流ミラーを形成する要素出力ト
ランジスタのベースに給電する電流源を含む。特に第２
図においては、各ベース構造は、電流源を形成するＮＰ
Ｎ トランジスタ１２と、ＰＮＰ型の２個のトランジス
タ１３および１４により形成される電流ミラー回路１５
とを含み、そのトランジスタ１３は要素出力トランジス
タを構成し、そのエミッタ端子は電力トランジスタの共
通エミッタ端子Ｅに接続され、かつそのコレクタ端子は
電力トランジスタの共通コレクタ端子Ｃに接続され、ま
たそのベース端子は電流源トランジスタ１２のコレクタ
に、かつダイオード接続されたトランジスタ１４のベー
スと接続される。トランジスタ１４は、適当な出力利得
を確実にするようにトランジスタ１３のエミッタ面積に
関して特定の比率を有するエミッタ面積を有するが、そ
のエミッタ端子が、電力トランジスタの共通エミッタ端
子Ｅに接続され、かつコレクタ端子がそのベースと短絡
されかつトランジスタ１２のコレクタに接続される。
た複数個の相互に接続された構造を含み、各々は、適当
なダイオードとともに電流ミラーを形成する要素出力ト
ランジスタのベースに給電する電流源を含む。特に第２
図においては、各ベース構造は、電流源を形成するＮＰ
Ｎ トランジスタ１２と、ＰＮＰ型の２個のトランジス
タ１３および１４により形成される電流ミラー回路１５
とを含み、そのトランジスタ１３は要素出力トランジス
タを構成し、そのエミッタ端子は電力トランジスタの共
通エミッタ端子Ｅに接続され、かつそのコレクタ端子は
電力トランジスタの共通コレクタ端子Ｃに接続され、ま
たそのベース端子は電流源トランジスタ１２のコレクタ
に、かつダイオード接続されたトランジスタ１４のベー
スと接続される。トランジスタ１４は、適当な出力利得
を確実にするようにトランジスタ１３のエミッタ面積に
関して特定の比率を有するエミッタ面積を有するが、そ
のエミッタ端子が、電力トランジスタの共通エミッタ端
子Ｅに接続され、かつコレクタ端子がそのベースと短絡
されかつトランジスタ１２のコレクタに接続される。
第３図は、第２図に略図的に例示された回路の実際の実
施例を例示し、要素出力トランジスタが、絶縁された縦
型ＰＮＰトランジスタとして設けられる。詳細には、第
３図に示されるシリコンウェハは、Ｐ型のサブストレー
ト５０と、Ｎ−型のエピタキシャル層５１とを含む。ト
ップボトム（ｔｏｐ−ｂｏｔｔｏｍ）技術により形成さ
れる（すなわち、注入されるイオンのエピタキシャル成
長の間に、装置の主表面からエピタキシャル層への拡散
とサブストレートの上方表面からの拡散との両者によっ
て形成される）Ｐ＋型の領域６ｏは、エピタキシャル層
５１内でエピタキシャルポケット５１′を絶縁し、そこ
に電流ミラー１５が設けられる。エピタキシャルポケッ
ト５１′は、底部のＮウェルを形成するＮ型の注入され
た領域５２と、トランジスタ１３のコレクタを形成しか
つ装置の上方表面に面する部分５４を有するＰ＋型の領
域５３とを収容する。第３図に破線で略図的に示された
ように、領域５３は、図面において６３で示され、ダイ
オードの、上に横たわるエミッタ領域５９により放出さ
れるキャリアのためのミラーとして作用することを目的
とするＮ＋型のアンチモンの大量拡散を可能にするよう
に、ダイオードの下方に配置されたゾーン内に開放され
る（すなわち孔を有する）。前記領域６３は、同じシリ
コンウェハのすべての埋め込み層を得るためのマスクを
用いることにより、方法を複雑化することなく得られる
。
施例を例示し、要素出力トランジスタが、絶縁された縦
型ＰＮＰトランジスタとして設けられる。詳細には、第
３図に示されるシリコンウェハは、Ｐ型のサブストレー
ト５０と、Ｎ−型のエピタキシャル層５１とを含む。ト
ップボトム（ｔｏｐ−ｂｏｔｔｏｍ）技術により形成さ
れる（すなわち、注入されるイオンのエピタキシャル成
長の間に、装置の主表面からエピタキシャル層への拡散
とサブストレートの上方表面からの拡散との両者によっ
て形成される）Ｐ＋型の領域６ｏは、エピタキシャル層
５１内でエピタキシャルポケット５１′を絶縁し、そこ
に電流ミラー１５が設けられる。エピタキシャルポケッ
ト５１′は、底部のＮウェルを形成するＮ型の注入され
た領域５２と、トランジスタ１３のコレクタを形成しか
つ装置の上方表面に面する部分５４を有するＰ＋型の領
域５３とを収容する。第３図に破線で略図的に示された
ように、領域５３は、図面において６３で示され、ダイ
オードの、上に横たわるエミッタ領域５９により放出さ
れるキャリアのためのミラーとして作用することを目的
とするＮ＋型のアンチモンの大量拡散を可能にするよう
に、ダイオードの下方に配置されたゾーン内に開放され
る（すなわち孔を有する）。前記領域６３は、同じシリ
コンウェハのすべての埋め込み層を得るためのマスクを
用いることにより、方法を複雑化することなく得られる
。
エピタキシャルポケット５１′の内部に、注入されたＮ
の領域５５がさらに設けられ、かつ上部のＮウェルを規
定し、トランジスタ１３のエミッタを構成するＰ型の領
域５６と、前記トランジスタのベースコンタクトに接続
するために濃縮されたＮ＋の領域５７とを収容する。ダ
イオード１４を規定するトランジスタは、領域５３とと
もにトランジスタ１３を形成する領域５６および５５に
対して横方向に設けられる。詳細には、見られ得るよう
に、ダイオード１４が横型ＰＮＰ トランジスタを含み
、そのベースはエピタキシャルポケット５１′により規
定され、そのコレクタはＰ型の層５８により形成され、
かつそのエミッタはＰ型の層５９により形成される。例
示の実施例においては、ダイオード１４を規定する横型
ＰＮＰトランジスタは、領域５６とともにトランジスタ
１３のエミッタを形成する２つの領域５６′ （そのう
ちの１つだけが図面に見られ得る）の間で、埋め込み層
６３の上方に設けられる。既知の方法によれば、順に領
域５６および５６′が複数個の領域を含むことが可能で
ある。電力トランジスタの共通端子Ｅに接続される端子
ｅと、電流源１２のコレクタに接続される（かつダイオ
ード１４を規定するように、ベース領域５７およびコレ
クタ領域５８を相互に短絡する）端子すと、共通コレク
タ端子Ｃに接続される端子Ｃとを規定するように、酸化
物層（例示されていない）により、かつ金属層（同様に
例示されていないが、図面において破線で略図的に示さ
れる）により、回路が完成される。
の領域５５がさらに設けられ、かつ上部のＮウェルを規
定し、トランジスタ１３のエミッタを構成するＰ型の領
域５６と、前記トランジスタのベースコンタクトに接続
するために濃縮されたＮ＋の領域５７とを収容する。ダ
イオード１４を規定するトランジスタは、領域５３とと
もにトランジスタ１３を形成する領域５６および５５に
対して横方向に設けられる。詳細には、見られ得るよう
に、ダイオード１４が横型ＰＮＰ トランジスタを含み
、そのベースはエピタキシャルポケット５１′により規
定され、そのコレクタはＰ型の層５８により形成され、
かつそのエミッタはＰ型の層５９により形成される。例
示の実施例においては、ダイオード１４を規定する横型
ＰＮＰトランジスタは、領域５６とともにトランジスタ
１３のエミッタを形成する２つの領域５６′ （そのう
ちの１つだけが図面に見られ得る）の間で、埋め込み層
６３の上方に設けられる。既知の方法によれば、順に領
域５６および５６′が複数個の領域を含むことが可能で
ある。電力トランジスタの共通端子Ｅに接続される端子
ｅと、電流源１２のコレクタに接続される（かつダイオ
ード１４を規定するように、ベース領域５７およびコレ
クタ領域５８を相互に短絡する）端子すと、共通コレク
タ端子Ｃに接続される端子Ｃとを規定するように、酸化
物層（例示されていない）により、かつ金属層（同様に
例示されていないが、図面において破線で略図的に示さ
れる）により、回路が完成される。
図面においては、既知の方法により設けられ得る電流［
１２は例示されていない。
１２は例示されていない。
前記かられかるように、この発明は意図されている狙い
を十分に達成する。温度の関数として電流ミラー回路の
電気的特性を用いることにより、動作温度によるもので
ある、要素出力トランジスタを通過するコレクタ電流の
変化を制限することが可能であり、こうして直接２次破
壊の危険なく安全な動作区域を拡げる構造が、実際に提
供される。この態様では、上記の米国特許第４，６８２
゜１９７号で得られるものに最も近い直接２次破壊値が
達成され、それによれば、装置は、個々の要素トランジ
スタに関する電力の合計に等しい電力を送ることができ
る。
を十分に達成する。温度の関数として電流ミラー回路の
電気的特性を用いることにより、動作温度によるもので
ある、要素出力トランジスタを通過するコレクタ電流の
変化を制限することが可能であり、こうして直接２次破
壊の危険なく安全な動作区域を拡げる構造が、実際に提
供される。この態様では、上記の米国特許第４，６８２
゜１９７号で得られるものに最も近い直接２次破壊値が
達成され、それによれば、装置は、個々の要素トランジ
スタに関する電力の合計に等しい電力を送ることができ
る。
さらに、示された構造の飽和値が得られ、それらは標準
的構造で得られるものに等しく、そのため直接２次破壊
の観点から危険ではない領域（Ｓ。
的構造で得られるものに等しく、そのため直接２次破壊
の観点から危険ではない領域（Ｓ。
０、Ａ、−安全動作区域）で動作する間、装置は通常の
もののように作用する。
もののように作用する。
さらに、例示のブロックの実現に必要な面積は、標準的
構造の面積と実質的に等しい。
構造の面積と実質的に等しい。
最後に、この発明による電力トランジスタはレイアウト
の複雑化を伴なわず、かつ電子産業において通常行なわ
れる方法段階を必要とし、それゆえに既知の装置のもの
と匹敵する製造コストを伴なう。
の複雑化を伴なわず、かつ電子産業において通常行なわ
れる方法段階を必要とし、それゆえに既知の装置のもの
と匹敵する製造コストを伴なう。
このように考えられるこの発明は、様々な修正および変
更が可能であり、そのすべては発明の概念の範囲内にあ
る。特に、電流ミラーのダイオードが、集積されたトラ
ンジスタとして、ベースおよびコレクタ端子を相互に短
絡し、かつ目的に適するＰＮ接合を与えるいずれかの技
術を用いて設けられ得るという事実が強調される。たと
えば、ダイオードは、装置の表面に生成された、適当に
ドープされたポリシリコン層により与えられ得る。
更が可能であり、そのすべては発明の概念の範囲内にあ
る。特に、電流ミラーのダイオードが、集積されたトラ
ンジスタとして、ベースおよびコレクタ端子を相互に短
絡し、かつ目的に適するＰＮ接合を与えるいずれかの技
術を用いて設けられ得るという事実が強調される。たと
えば、ダイオードは、装置の表面に生成された、適当に
ドープされたポリシリコン層により与えられ得る。
さらに、すべての詳細は、他の技術的に均等なものと置
換されてもよい。
換されてもよい。
第１図は、この発明による電力トランジスタの第１の実
施例の回路図である。 第２図は、ＰＮＰ型の要素出力トランジスタを有する、
この発明の異なる実施例の例示の回路図である。 第３図は、第２図に例示された形式の要素トランジスタ
が集積されたシリコンウェハの斜視断面図である。 図において、３および１３は要素トランジスタ、４およ
び１４はダイオード、５および１５は電流ミラー回路で
ある。 特許出願人 エッセ・ジφエツセ・ミクロニレ・ソトロ
二一カ・エッセ・ヒ争ア 代理人弁理士深見久部ゞ゛゛１、
施例の回路図である。 第２図は、ＰＮＰ型の要素出力トランジスタを有する、
この発明の異なる実施例の例示の回路図である。 第３図は、第２図に例示された形式の要素トランジスタ
が集積されたシリコンウェハの斜視断面図である。 図において、３および１３は要素トランジスタ、４およ
び１４はダイオード、５および１５は電流ミラー回路で
ある。 特許出願人 エッセ・ジφエツセ・ミクロニレ・ソトロ
二一カ・エッセ・ヒ争ア 代理人弁理士深見久部ゞ゛゛１、
Claims (4)
- （１）直接二次破壊に対する改良された抵抗を有する電
力トランジスタであって、相互に接続されかつ共通エミ
ッタ端子を規定するエミッタ領域と、相互に接続されか
つ共通コレクタ端子を規定するコレクタ領域と、少なく
とも１個の電流源に接続されるベース領域とを有する複
数個の要素トランジスタを含み、それが、同じ複数個の
ダイオード（４；１４）を含み、前記ダイオードの各々
が前記複数個のそれぞれの要素トランジスタ（３；１３
）に接続され、かつそれとともに電流ミラー回路（５；
１５）を形成することを特徴とする、電力トランジスタ
。 - （２）前記要素トランジスタ（３）の各々がＮＰＮ型で
あることを特徴とし、かつ各前記ダイオード（４）が、
アノード端子が前記要素トランジスタの前記ベース領域
のそれぞれのものに接続され、かつカソード端子が前記
共通エミッタ端子に接続されることを特徴とする、特許
請求の範囲第１項に記載のトランジスタ。 - （３）前記要素トランジスタ（１３）の各々がＰＮＰ型
であることを特徴とし、かつ各前記ダイオード（１４）
が、アノード端子が前記共通エミッタ端子に接続され、
かつカソード端子が前記要素トランジスタの前記ベース
領域のそれぞれのものに接続されることを特徴とする、
特許請求の範囲第１項に記載のトランジスタ。 - （４）ＰＮＰ型の各前記要素トランジスタ（１３）が、
エピタキシャルポケット（５１′）を規定する絶縁され
た縦型トランジスタ（５３ないし５６）を含むことを特
徴とし、かつ各前記ダイオード（１４）が、前記エピタ
キシャルポケット内で集積されかつ独自のエミッタ、ベ
ースおよびコレクタ領域を有する横型ＰＮＰトランジス
タ（５１′，５８，５９）を含み、前記独自のベースお
よびコレクタ領域が共に短絡され、前記エピタキシャル
ポケット（５１′）が、前記要素トランジスタのそれぞ
れのものの前記ベース領域を同時に規定し、かつ前記横
型ＰＮＰトランジスタの前記ベース領域が前記ダイオー
ドのそれぞれのものを形成することを特徴とする、特許
請求の範囲第３項に記載のトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22899A/86 | 1986-12-30 | ||
| IT22899/86A IT1198275B (it) | 1986-12-30 | 1986-12-30 | Transistore di potenza con miglioramento della resistenza alla rottura secondaria diretta |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169756A true JPS63169756A (ja) | 1988-07-13 |
| JP2681472B2 JP2681472B2 (ja) | 1997-11-26 |
Family
ID=11201681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62331878A Expired - Fee Related JP2681472B2 (ja) | 1986-12-30 | 1987-12-25 | 電力トランジスタ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4886982A (ja) |
| JP (1) | JP2681472B2 (ja) |
| DE (1) | DE3743204C2 (ja) |
| FR (1) | FR2609213B1 (ja) |
| GB (1) | GB2199444B (ja) |
| IT (1) | IT1198275B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1226563B (it) * | 1988-07-29 | 1991-01-24 | Sgs Thomson Microelectronics | Circuito a transistor di potenza integrato comprendente mezzi per la riduzione delle sollecitazioni termiche |
| US5237198A (en) * | 1989-12-16 | 1993-08-17 | Samsung Electronics Co., Ltd. | Lateral PNP transistor using a latch voltage of NPN transistor |
| US5296765A (en) * | 1992-03-20 | 1994-03-22 | Siliconix Incorporated | Driver circuit for sinking current to two supply voltages |
| DE69710593D1 (de) * | 1997-12-23 | 2002-03-28 | St Microelectronics Srl | Vorwärtsgekoppelte Struktur mit programmierbaren Nullstellen zur Synthese von zeitkontinuierlichen Filtern, Verzögerungsleitungen und dergleichen |
| ITMI20112278A1 (it) * | 2011-12-15 | 2013-06-16 | St Microelectronics Srl | Struttura bipolare di potenza, in particolare per applicazioni ad alta tensione |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163656A (ja) * | 1985-01-08 | 1986-07-24 | エツセ・ジ・エツセ・ミクロエレツトロニーカ・エツセ・ピ・ア | 集積半導体素子 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3391311A (en) * | 1966-02-07 | 1968-07-02 | Westinghouse Electric Corp | Constant current gain composite transistor |
| FR2057755A5 (ja) * | 1970-01-23 | 1971-05-21 | Ates Componenti Elettron | |
| JPS5548704B2 (ja) * | 1973-06-01 | 1980-12-08 | ||
| NL7405237A (nl) * | 1974-04-18 | 1975-10-21 | Philips Nv | Parallelschakelen van halfgeleidersystemen. |
| NL7505506A (nl) * | 1974-05-15 | 1975-11-18 | Analog Devices Inc | Transistorversterker van het darlington-type. |
| GB1477933A (en) * | 1975-09-19 | 1977-06-29 | Int Computers Ltd | Transistor switching circuits |
| US4296336A (en) * | 1979-01-22 | 1981-10-20 | General Semiconductor Co., Inc. | Switching circuit and method for avoiding secondary breakdown |
| JPS5714918A (en) * | 1980-07-02 | 1982-01-26 | Sony Corp | Constant current circuit |
| IT1213171B (it) * | 1984-05-21 | 1989-12-14 | Ates Componenti Elettron | Transistore bipolare di potenza. |
| JPS6125307A (ja) * | 1984-07-13 | 1986-02-04 | Fuji Electric Corp Res & Dev Ltd | 増幅回路 |
| IT1200915B (it) * | 1985-12-23 | 1989-01-27 | Sgs Microelettronica Spa | Stadio di amplificazione di corrente a bassa caduta di tensione |
-
1986
- 1986-12-30 IT IT22899/86A patent/IT1198275B/it active
-
1987
- 1987-12-11 GB GB8728966A patent/GB2199444B/en not_active Expired - Lifetime
- 1987-12-19 DE DE3743204A patent/DE3743204C2/de not_active Expired - Fee Related
- 1987-12-21 US US07/135,220 patent/US4886982A/en not_active Expired - Lifetime
- 1987-12-23 FR FR878718079A patent/FR2609213B1/fr not_active Expired - Fee Related
- 1987-12-25 JP JP62331878A patent/JP2681472B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163656A (ja) * | 1985-01-08 | 1986-07-24 | エツセ・ジ・エツセ・ミクロエレツトロニーカ・エツセ・ピ・ア | 集積半導体素子 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2681472B2 (ja) | 1997-11-26 |
| FR2609213B1 (fr) | 1994-07-29 |
| IT8622899A0 (it) | 1986-12-30 |
| GB8728966D0 (en) | 1988-01-27 |
| GB2199444B (en) | 1990-02-14 |
| IT8622899A1 (it) | 1988-06-30 |
| US4886982A (en) | 1989-12-12 |
| DE3743204A1 (de) | 1988-07-14 |
| FR2609213A1 (fr) | 1988-07-01 |
| IT1198275B (it) | 1988-12-21 |
| DE3743204C2 (de) | 1996-04-11 |
| GB2199444A (en) | 1988-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |