JPS6125307A - 増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【発明の属する技術分野】

この発明はトランジスタを複数個接続して高利得を得る
増幅回路に関する。

【従来技術とその問題点】

この種の増幅回路として、従来第１図に示すようなダー
リントン回路が知られている。この回路は、２つのトラ
ンジスタ１および２のコレクタを共通接続し、トランジ
スタ１のエミッタをトランジスタ２のベースに接続する
ことによって、端子３．４．５をそれぞれコレクタ、ベ
ース、エミッタとする１つの合成ＮＰＮ　　）ランジス
タを構成していて、トランジスタｉ２の電流増幅率をそ
れぞれＩＩＦＥｌ、　ｈ　ＦＥ！　とすると、該合成ト
ランジスタの電流増幅率Ａ　ｃ　＋は Ａｃ＋＝　ｈｔｅｚｃｈｙｌ：＋　　＋　１　）　＋　
ｈｒｉｔ＃１１．。・ｈｒｔ＋　　・・・ｍ・・・・，
（１）となり、もし、ｈｒｔ＋　　”　ｈｒｅＺ　””
　ｈＦＥ　　が成り立てば、　　Ａ　ｃ＋　＃ｈ　ｒｅ
”　”’−’−”−””””−’−”−・・−ｍ−−・
−（２）となる。 ところが、この回路においてはトランジスタ１のベース
・エミッタとトランジスタ２のベース・エミッタが直列
になっているので、端子４．５間の電位差はトランジス
タのベース・エミッタ間順方向電圧降下２個（■。１　
＋ｖ１１！２）となり、回、路を低電圧で動作させよう
とする時は、その最低値が前記ベース・エミッタ間順方
向電圧降下２個分に制限されると云う欠点があった。 特に、この回路を第２図に示すような電圧レギュレータ
に使用した場合には大きな不都合が生ずる。このレギユ
レータは、トランジスタ１．２をパストランジスタとし
て用い、負荷１０１の印加電圧を分圧回路１０２により
とり出し、これを基準電圧１０３と、誤差増幅器１０４
にて比較し、その出力により上記トランジスタを制御す
ることによって負Ｗｉ１０２に一定のレギュレート電圧
を供給するものである。ここで端子５に現れるレギュレ
ート電圧Ｖ、と端子３に入力される入力電圧Ｖ、との電
位差は１回路のパイ吸ス電流を供給している抵抗素子６
の両端の電圧降下をＶ、とすると、Ｖ＋　・Ｖｔ　・Ｖ
ｍｔ＋　＋　Ｖｓｖｘ　＋　Ｖａ・・（３）となり、該
電圧レギュレータの入出力差（ｖ＋−Ｖｏ）は、■、を
非常に小さくしたとしてもヘース・エミッタ間順方向電
圧降下２個分（■□、＋ｙ□υ以下にはならない、この
ことは、トランジスタ２における電力損失を小さくでき
ないと云うことと、特定のレギュレート電圧■。に対し
て入力電圧Ｖ。 の最低値を低くできないと云うことを意味している。

【発明の目的］ この発明は、以下の欠点を除去するためになされたものであり、低電圧で動作する回路を構成でき、特に電圧レギュレータにおいて高利得を保持しつつ、入出力差を最低にできる回路を提供することを目的とする。 【発明の要点】

この発明は、入力段トランジスタと出力段トランジスタ
に加えてさらに出力電流を制御できる電流源を用いる。 そして入力段トランジスタのコレクタ電流とある関係を
もつ電流を前記電流源において発生させ、これを出力段
トランジスタのベースに供給する。

【発明の実施例】

第３図はこの発明の実施例を示すもので電流源を２つの
エミッタ面積が等しいＰＮＰ　　トランジスタ７．８に
よるカレントミラーで構成し、トランジスタのコレクタ
に入力段トランジスタであるＰＮＰトランジスタ９のコ
レクタを接続し、該トランジスタ８のコレクタに出力段
トランジスタであるＰＮＰ　トランジスタ１０のベース
を接続し、トランジスタ７．８のエミッタとトランジス
タｌＯのコレクタを接続し、トランジスタ９のエミッタ
とトランジスタ１０のエミッタを接続することによって
、トランジスタ１０のコレクタ端子１１ならびにエミッ
タ端子１３がそれぞれ出力端子を、そしてトランジスタ
９のベース端子１２が入力端子を構成するようにしてい
る。 このような構成において、トランジスタ９．１０の電流
増幅率をｈ　ｒｔ＊＋　ｈ　ＦＥ＋。とじ、端子１１に
流入する電流を■６、端子１２に流入する電流をＩ、と
し、電流増幅率Ａｃ２−１　ｃ　／　Ｉ　ｍを求めると
、トランジスタ７と８で構成するカレントミラーの電流
比はほぼ１：１であるから、 Ｉ富 ”　ｌ’Ｄｉｑ（ｈｙｚ＋＊＋２）崎ｈ□、・ｈ、え、
。−・−（４）となる、よって、電流増幅率は従来のダ
ーリントン回路の増幅率であるｌ　（２）式のＡＣＩと
同一となる。 次に、トランジスタが飽和領域に入つた時のトランジス
タ１０の飽和電圧ＶＣＥ□。は、トランジスタ１０のベ
ース・エミッタ間順方向電圧をＶＳＸ＋１トランジスタ
８の飽和電圧を■、。、とすれば、Ｖ　Ｃ！！　１０　
＝　Ｖ　ｍｅ＋　ｏ　＋　Ｖ　ｃｔｓｓ　　・＝・・（
６）となる、一方■。□。は、トランジスタ７のベース
・エミッタ間順方向電圧をＶｓｚｖ、）ランジスタ９の
飽和電圧をｖｃｘｓｑとすれば、Ｖｃｔｓｖｏ　・Ｖｍ
ｔｑ　＋　Ｖｃｔｓｖ　　・・・（７）とも表せるから
、実際のＶ　Ｃ！　ＩＩ　＠は６式と７式のどちらか高
い方の値になる。従って、トランジスタ１０の飽和電圧
は従来のダーリントン回路の飽和電圧とほぼ同等となる
。 この合成トランジスタを駆動させるためのベースバイア
ス電圧は、トランジスタ９のベース・エミッタ間順方向
電圧降下ＶＩＥ９そのものであるから、ダーリントン回
路に比ベベース・エミッタ問順方向電圧降下１個分だけ
低くできる。よって、本発明の増幅回路を用いると、従
来のダーリントン回路を用いた場合に比べ、動作電圧と
してベース・エミッタ間順方向電圧降下１個分低い電圧
を使用できるので、低電圧動作型回路に適する。しかも
、その場合電流増幅率および飽和電圧は従来のダーリン
トン回路と同様である。 第４図は、第３図の回路を電圧レギュレータの出力を供
給するパストランジスタとして使用した場合の応用例で
ある。第４図において端子１３に現われるレギュレート
電圧■。と端子１１に入力される入力電圧■１との電位
差は、回路のバイアス電流を供給している抵抗素子１４
の両端の電圧降下を■１、トランジスタ９のベース・エ
ミッタ間順方向電圧降下を■１．とすれば、 Ｖ　＋　・Ｖ　ｏ　・Ｖ　ｓａｗ　＋　Ｖ　Ｉａ　・・
・（８）となり、■、を小さくしていけば、該電圧レギ
ュレータの入出力差（Ｖ、−Ｖ。）を６式あるいは７式
で示すような（ベース・エミッタ間順方向電圧降下＋飽
和電圧）の程度まで下げることができる。 これを従来のダーリントン回路を使用した第２図に示す
電圧レギュレータと比較した場合、３式と８式より明ら
かなように、入出力差（ｖ＋−Ｖ＊）をベース・エミッ
タ間順方向電圧降下１個分小さくすることができる。そ
れにより電圧レギュレータの入出力差による電力損失を
低減でき、特定のレギュレート電圧ｖ０に対して入力電
圧■、の最低値を低くできる電圧レギュレータを構成で
きる。 第５図はこの発明の別の実施例を示すもので、第３図の
ものと相異する点は電流源を構成するエミッタ面積の等
しいＰＮＰ　　）ランジスタフと８をエミツタ面積比が
１：ｎであるＰＮＰ　　）ランジスタ１５と１６に置き
換えた点で、これにより、もしｈｒｔ＊　”　ｈＦｌ！
ｌ１ｌ−ｈｒｔ　　が成り立っていれば、この回路の電
流増幅率Ａｃ５−Ｉｔ／ＩｓはＡｃ３−　ｈｙｔ　（ｎ
　ｈｙｌ＋ｎ　＋　１）　＃　ｎ　ｈｒｚ”　−”−（
９）となり、第２図のものの電流増幅率Ａ−の約０倍に
することができる。 第６図はこの発明のさらに他の実施例を示すもので、第
３図のものと相異する点は電流源を構成するエミッタ面
積の等しいＰＮＰ　　）ランジスタフと８のエミッタに
直列にそれぞれ抵抗１７と１８を接続した点で、トラン
ジスタ７と８のコレクタ電流をそれぞれＩｃｔ＋Ｉｃｅ
とし、抵抗１７と１８の抵抗値をＲ＋？＋Ｌ、とすれば
、周知の通り次式が成り立つ。 Ｉｃ、Ｒ＋ｓ　　Ｒ＋ａｌｃｙ　　　Ｉｃ＋（■、：サ
ーマルボルテージ） よって、第５図と第６図を比較すると明らかなように（
１０）式の■、。／Ｉｃｑは（９）式におけるｎに相当
し、Ｉ　ｃ　ａ　／　Ｉ　ｃ　ｑ　＝　ｎ・・・・・（
１１）と表現できるから、この場合の電流増幅率ＡＣ４
−夏、／■、はＡ（３と等しくなる。 Ａ　、　、　ｚ　Ａ　、、　　・・・・・・・・・・・
・（１２）従って、第６図の回路を用いれば、第３図の
電流増幅率Ａｃ１に対してエミッタ面積をｎ倍にするこ
となく、２つの抵抗を接続しただけで電流増幅率Ａ（４
をｎ倍にすることができる。第７図の実施例は第３図の
それと、電流源を構成するエミッタ面積の等しいＰＮＰ
　　トランジスタ７．８をＰＮＰ　　トランジスタ１９
に置き換えた点で相異する。　ＰＮＰ　）ランジスタ１
９の電流増幅率をｈｙｃ＋＊とし、ｈｒｔ９”ｈＦＥ＋
。−ｈＦ！　　が成り立っているとすれば、第７図の回
路の電流増幅率Ａｃ５＝　Ｉ　ｃ　／　Ｉ　ｍは　　　
Ａｃａ　＃ｈ　ｙｚ＋９　・　ｈ　ＦＥ”　　・・・（
１３）となり、第２図の回路の電流増幅率Ａｃｔのｈｒ
ｚ＋ｗ倍と言う高利得にすることができる。 第８図は、第７図とＰＮＰ　　）ランジスタ１９のベー
ス・エミッタ間に並列に抵抗２０を接続した点で異なり
、抵抗２０の値をＲｉ・、トランジスタ１９のベース・
エミッタ間順方向電圧降下をＶ、口９とし、ｈＦ！？”
ｈＦＥ＋。−ｈ□が成り立っているとすれば、この回路
の電流増幅率Ａｃｈ−１ｃ／Ｉｍは・・・（１４） となり、第２図の回路の電流増幅率ＡＣＸのｈ　　ｙｔ
　　　Ｉ　　ｍｖ　°　Ｒｘ。 できる、しかも、第７図の回路の電流増幅率が高過ぎて
使用しにくいような応用においては、抵抗２０を接続す
ることによって（１４）式に示すように適当に電流増幅
率を下げて使うことができるという利点がある。 以上の第５図〜第８図の実施例におけるトランジスタｌ
Ｏの飽和電圧Ｖ　Ｃ！　Ｘ目は、第６図のものを除き、
回路図から明らかなように第３図のものとまったく同等
である。第６図のものは、第３図のものより抵抗１日の
両端のわずかな電圧降下分Ｖ。 たけ大きくなる。次に、端子１２と１３の間にかかる動
作電圧は■、、であるから、第３図のものとまった（同
等である。 【発明の効果］ この発明によれば入力段トランジスタおよび出力段トラ
ンジスタに加えて電流源を用意し、入力段トランジスタ
のコレクタ電流とある関係をもつ電流を前記電流源にて
生じさせてこれを出力段トランジスタのベースに供給す
るようににしたので、その電流利得をダーリントン回路
とほぼ同等あるいはそれ以上とし、かつその動作電圧を
低く抑えることができる。この低電圧で動作する回路を
構成でき、特に電圧レギュレータにおいて高利得を保持
しつつその入出力差を最低にできる効果がある。

【図面の簡単な説明】

第１図は従来のダーリントン回路の回路図、第２図は従
来の回路を用いた電圧レギュレータの回路図、第３図は
この発明の一実施例の回路図、第４図は第３図の回路を
用いた電圧レギュレータの回路図、第５図ないし第８図
はこの発明のそれぞれ異なる実施例の回路図である。 ？、８．９，１０，１５，１６，１９：　トランジスタ
、ｌｌ：コレクタ端子、１２ベース端子、１３エミフタ
端子、１４，１６．１７゜１８．２０　：抵抗。 第２図 第３図 第４図 第５図 第７ｗＪ 第６図 鵠８図

Claims (1)

【特許請求の範囲】
1. １）入力段トランジスタと、出力段トランジスタと、電
   流源とを備え前記入力段トランジスタのエミッタと前記
   出力段トランジスタのエミッタとは相互に接続されてお
   り、前記入力段トランジスタのベースは入力端子を、前
   記出力段トランジスタのコレクタおよびエミッタはそれ
   ぞれ出力端子を構成し、前記電流源は入力段トランジス
   タのコレクタ電流とある関係をもつ電流を出力段トラン
   ジスタのベースに供給することを特徴とする増幅回路。