JP2681472B2 - 電力トランジスタ - Google Patents
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0821—Combination of lateral and vertical transistors only
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/73—Bipolar junction transistors
- H01L29/7302—Bipolar junction transistors structurally associated with other devices
- H01L29/7304—Bipolar junction transistors structurally associated with other devices the device being a resistive element, e.g. ballasting resistor
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Description
【発明の詳細な説明】
この発明は、直接２次降伏現象に対する改良された抵
抗力を有する電力トランジスタに関するものである。 既知のように、バイポーラ電力トランジスタの故障の
主たる理由の１つは２次降伏現象である。この通常の破
壊的な現象は、これらのトランジスタの性能を制限し、
そのため設計する間、この現象が生じる可能性を避ける
ために特に注意が払われなければならない。 この不安定度の性質は、熱によるものであり、かつバ
イポーラトランジスタ内のより大きな安全動作領域の達
成を主として妨げるものを構成する。 このような応力に耐えるようにトランジスタの能力を
改良するために、いくつかの解決策が既に提案されてい
る。特に、１つの解決策は、各要素トランジスタのエミ
ッタに直列のいわゆる安定抵抗器の利用を提供し、また
イギリス特許第1,467,612号は、各要素トランジスタ
を、熱的不均衡の補償を得るように幾何学的に配置され
た１対のトランジスタと置換することを開示し、かつ同
じ出願人により出願されたイタリア特許出願第21 028
A/84号において、各要素トランジスタが、電熱再生現
象を減じるように独自の電流源により制御される。この
ような既知の解決策は、前の装置に関する改良を与える
が、直接２次破壊の現象を部分的にのみ減じるのを可能
にし、かつ必ずしも不利な点がないわけではない。 米国特許第4,682,197号（特開昭61−163656号公報）
に示された解決策によれば、より実質的な改良が達成さ
れる。この解決策によれば、電力トランジスタは、電気
的に接続されるが17ミルだけ物理的に離隔された複数個
の要素トランジスタから構成される。この手法では、電
力トランジスタ全体は、個々の要素トランジスタ（セル
またはフィンガー（finger）、後者の用語はセルの集団
を示す）に関連する電力の合計に等しい電力を供給し得
る。しかしながら、装置が大きくなるとともに、２個の
隣接する基本トランジスタの間に電流源として動作する
駆動トランジスタを挿入したり、あるいは２個の出力ト
ランジスタが相互に動作するＢ級出力段の場合は相補的
な段の基本トランジスタを挿入する必要がある。そのた
め、上記解決策、特に２層の金属層を用いない場合で
は、装置のサイズを十分に小さくすることはできない。 このような状態なので、この発明の狙いは、先行技術
による解決の不利な点をなくし、かつ特に直接２次降伏
現象に対する改良された抵抗を有する電力トランジスタ
を提供することである。 この狙いの範囲内では、この発明の特定の目的は電力
装置を提供することであり、その要素トランジスタは、
占有された面積の増加をあまり必要としないように個々
のフィンガまたは要素トランジスタの相互の空間を必要
とすることなく、互いに隣接して設けられる。 この発明のさらに他の目的は、米国特許第4,682,197
号に示される構造で得られるものと比較され得る、電力
レベルを確実にし得る電力トランジスタを提供すること
である。 この発明の１つの目的は、示された既知の装置と匹敵
する製造コストを有するように、電子産業において一般
に利用可能である技術および機械装置を用いて容易に集
積され得る、かつレイアウトの複雑化が最少限である電
力トランジスタを提供することである。 上記の狙いおよび目的ならびに以下で明らかになる他
の事項は、直接２次降伏現象に対する改良された抵抗力
を有する以下の電力トランジスタによって達成される。 この発明による電力トランジスタは、相互に接続され
かつ共通エミッタ端子を形成するエミッタ領域と、相互
に接続されかつ共通コレクタ領域を形成するコレクタ領
域と、少なくとも１個の電流源に接続されたベース領域
とを有する複数個の要素トランジスタを含む。この電力
トランジスタはさらに、要素トランジスタと同数のダイ
オードを含む。ダイオードの各々は、それぞれの要素ト
ランジスタに接続され、要素トランジスタとともに電流
ミラー回路を形成する。要素トランジスタのコレクタ領
域は相互に直接接続される。 この発明によれば、各要素トランジスタは、出力トラ
ンジスタと、他のダイオードに対する予め設定された面
積比を有するダイオードとにより形成された電流ミラー
回路と置換され、それにより出力トランジスタの所望の
利得、典型的には100を維持する。それに対し、ダイオ
ードは、動作温度が上がるにつれて出力トランジスタの
コレクタ電流の感度をより小さくする安定した素子であ
る。 この発明のさらなる特性および利点は、添付の図面に
おいて非制限的例としてのみ例示された、いくつかの好
ましいが排他的でない実施例の説明から明らかになるで
あろう。 第１図を参照すると、この発明による電力トランジス
タの第１の実施例が例示され、それは出力トランジスタ
としてNPN型装置を含む。詳細には、例示された電力ト
ランジスタは、相互に接続されかつ参照数字１で示され
た複数個のブロックからなる。詳細には、各ブロック１
は、ここではNPN型の要素出力トランジスタ３に給電す
る、PNP型の駆動トランジスタ２からなる。見られ得る
ように、電流源を形成するトランジスタ２のベースは相
互に接続され、かつ電力トランジスタ全体の共通端子Ｂ
を形成し、そのエミッタもまた互いに、かつ要素出力ト
ランジスタ３のコレクタに接続され、共通コレクタ端子
Ｃを形成し、またトランジスタ２のコレクタは各々、そ
れぞれの要素出力トランジスタ３のベースに、かつここ
ではそのコレクタおよびベースが短絡しているトランジ
スタからなるそれぞれのダイオード４のアノードと接続
される。実際に、ダイオード４およびトランジスタ３
は、出力トランジスタ３の利得の適当な値を確実にする
ように、予め設定されたエミッタ面積を有する電流ミラ
ー５を形成する。最後に、トランジスタ３のエミッタ
は、共通エミッタ端子Ｅを形成するように相互に接続さ
れ、かつダイオード４を形成するトランジスタのエミッ
タに接続される。 この構造により、出力トランジスタは、既知の解決に
関する温度変化にあまり感応しないコレクタ電流ICを有
する。実際、各々の個々の要素トランジスタのコレクタ
電流の温度変化は、前記要素トランジスタがそれ自体の
電流源により制御されるとき、もっぱら前記温度Ｔに伴
なう電流利得βの変化によるものである。特に、もし電
流ミラーを構成する個々のトランジスタのベース電流が
無視されないならば、電流分析は以下の関係を設定し得
る、すなわち となる。 温度に依存するコレクタ電流の変化はこのように、以
下の係数だけ減じられる、すなわち となり、ここでは、ｍはミラーを構成する２個のトラン
ジスタの面積比である。 第１図による回路は、２個の隣接するが相互に絶縁さ
れるエピタキシャルポケット内にトランジスタ３および
ダイオード４を設けることにより容易に実現され得る。
特に、ダイオード４は上記のように、トランジスタに関
して適当なエミッタ面積を有し、かつベースおよびコレ
クタ領域が相互に短絡されるNPNトランジスタにより形
成される。 第２図は、この発明による異なる解決を例示し、ここ
では出力トランジスタがPNP型装置を含む。またこの場
合、電力トランジスタ全体は、11で示された複数個の相
互に接続された構造を含み、各々は、適当なダイオード
とともに電流ミラーを形成する要素出力トランジスタの
ベースに給電する電流源を含む。特に第２図において
は、各ベース構造は、電流源を形成するNPNトランジス
タ12と、PNP型の２個のトランジスタ13および14により
形成される電流ミラー回路15とを含み、そのトランジス
タ13は要素出力トランジスタを構成し、そのエミッタ端
子は電力トランジスタの共通エミッタ端子Ｅに接続さ
れ、かつそのコレクタ端子は電力トランジスタの共通コ
レクタ端子Ｃに接続され、またそのベース端子は電流源
トランジスタ12のコレクタに、かつダイオード接続され
たトランジスタ14のベースと接続される。トランジスタ
14は、適当な出力利得を確実にするようにトランジスタ
13のエミッタ面積に関して特定の比率を有するエミッタ
面積を有するが、そのエミッタ端子が、電力トランジス
タの共通エミッタ端子Ｅに接続され、かつコレクタ端子
がそのベースと短絡されかつトランジスタ12のコレクタ
に接続される。 第３図は、第２図に略図的に例示された回路の実際の
実施例を例示し、要素出力トランジスタが、絶縁された
縦型PNPトランジスタとして設けられる。詳細には、第
３図に示されるシリコンウエハは、Ｐ型のサブストレー
ト50と、N-型のエピタキシャル層51とを含む。トップボ
トム（top−bottom）技術により形成される（すなわ
ち、注入されるイオンのエピタキシャル成長の間に、装
置の主表面からエピタキシャル層への拡散とサブストレ
ートの上方表面からの拡散との両者によって形成され
る）P+型の領域60は、エピタキシャル層51内でエピタキ
シャルポケット51′を絶縁し、そこに電流ミラー15が設
けられる。エピタキシャルポケット51′は、底部のＮウ
ェルを形成するＮ型の注入された領域52と、トランジス
タ13のコレクタを形成しかつ装置の上方表面に面する部
分54を有するP+型の領域53とを収容する。第３図に破線
で略図的に示されたように、領域53は、図面において63
で示され、ダイオードの、上に横たわるエミッタ領域59
により放出されるキャリアのためのミラーとして作用す
ることを目的とするN+型のアンチモンの大量拡散を可能
にするように、ダイオードの下方に配置されたゾーン内
に開放される（すなわち孔を有する）。前記領域63は、
同じシリコンウエハのすべての埋め込み層を得るための
マスクを用いることにより、方法を複雑化することなく
得られる。 エピタキシャルポケット51′の内部に、注入されたＮ
の領域55がさらに設けられ、かつ上部のＮウェルを規定
し、トランジスタ13のエミッタを構成するＰ型の領域56
と、前記トランジスタのベースコンタクトに接続するた
めに濃縮されたN+の領域57とを収容する。ダイオード14
を規定するトランジスタは、領域53とともにトランジス
タ13を形成する領域56および55に対して横方向に設けら
れる。詳細には、見られ得るように、ダイオード14が横
型PNPトランジスタを含み、そのベースはエピタキシャ
ルポケット51′により規定され、そのコレクタはＰ型の
層58により形成され、かつそのエミッタはＰ型の層59に
より形成される。例示の実施例においては、ダイオード
14を規定する横型PNPトランジスタは、領域56とともに
トランジスタ13のエミッタを形成する２つの領域56′
（そのうちの１つだけが図面に見られ得る）の間で、埋
め込み層63の上方に設けられる。既知の方法によれば、
順に領域56および56′が複数個の領域を含むことが可能
である。電力トランジスタの共通端子Ｅに接続される端
子ｅと、電流源12のコレクタに接続される（かつダイオ
ード14を規定するように、ベース領域57およびコレクタ
領域58を相互に短絡する）端子ｂと、共通コレクタ端子
Ｃに接続される端子ｃとを規定するように、酸化物層
（例示されていない）により、かつ金属層（同様に例示
されていないが、図面において破線で略図的に示され
る）により、回路が完成される。 図面においては、既知の方法により設けられ得る電流
源12は例示されていない。 前記からわかるように、この発明は意図されている狙
いを十分に達成する。温度の関数として電流ミラー回路
の電気的特性を用いることにより、動作温度によるもの
である、要素出力トランジスタを通過するコレクタ電流
の変化を制限することが可能であり、こうして直接２次
降伏の危険なく安全動作領域を拡げる構造が、実際に提
供される。この態様では、上記の米国特許第4,682,197
号で得られるものに最も近い直接２次降伏値が達成さ
れ、それによれば、装置は、個々の要素トランジスタに
関する電力の合計に等しい電力を送ることができる。 さらに、示された構造の飽和値が得られ、それらは標
準的構造で得られるものに等しく、そのため直接２次降
伏現象の観点から危険ではない領域（S.O.A.＝安全動作
領域）で動作する間、装置は通常のもののように作用す
る。 さらに、例示のブロックの実現に必要な面積は、標準
的構造の面積と実質的に等しい。 最後に、この発明による電力トランジスタはレイアウ
トの複雑化を伴なわず、かつ電子産業において通常行な
われる方法段階を必要とし、それゆえに既知の装置のも
のと匹敵する製造コストを伴なう。 このように考えられるこの発明は、様々な修正および
変更が可能であり、そのすべては発明の概念の範囲内に
ある。特に、電流ミラーのダイオードが、集積されたト
ランジスタとして、ベースおよびコレクタ端子を相互に
短絡し、かつ目的に適するPN接合を与えるいずれかの技
術を用いて設けられ得るという事実が強調される。たと
えば、ダイオードは、装置の表面に生成された、適当に
ドープされたポリシリコン層により与えられ得る。 さらに、すべての詳細は、他の技術的に均等なものと
置換されてもよい。
抗力を有する電力トランジスタに関するものである。 既知のように、バイポーラ電力トランジスタの故障の
主たる理由の１つは２次降伏現象である。この通常の破
壊的な現象は、これらのトランジスタの性能を制限し、
そのため設計する間、この現象が生じる可能性を避ける
ために特に注意が払われなければならない。 この不安定度の性質は、熱によるものであり、かつバ
イポーラトランジスタ内のより大きな安全動作領域の達
成を主として妨げるものを構成する。 このような応力に耐えるようにトランジスタの能力を
改良するために、いくつかの解決策が既に提案されてい
る。特に、１つの解決策は、各要素トランジスタのエミ
ッタに直列のいわゆる安定抵抗器の利用を提供し、また
イギリス特許第1,467,612号は、各要素トランジスタ
を、熱的不均衡の補償を得るように幾何学的に配置され
た１対のトランジスタと置換することを開示し、かつ同
じ出願人により出願されたイタリア特許出願第21 028
A/84号において、各要素トランジスタが、電熱再生現
象を減じるように独自の電流源により制御される。この
ような既知の解決策は、前の装置に関する改良を与える
が、直接２次破壊の現象を部分的にのみ減じるのを可能
にし、かつ必ずしも不利な点がないわけではない。 米国特許第4,682,197号（特開昭61−163656号公報）
に示された解決策によれば、より実質的な改良が達成さ
れる。この解決策によれば、電力トランジスタは、電気
的に接続されるが17ミルだけ物理的に離隔された複数個
の要素トランジスタから構成される。この手法では、電
力トランジスタ全体は、個々の要素トランジスタ（セル
またはフィンガー（finger）、後者の用語はセルの集団
を示す）に関連する電力の合計に等しい電力を供給し得
る。しかしながら、装置が大きくなるとともに、２個の
隣接する基本トランジスタの間に電流源として動作する
駆動トランジスタを挿入したり、あるいは２個の出力ト
ランジスタが相互に動作するＢ級出力段の場合は相補的
な段の基本トランジスタを挿入する必要がある。そのた
め、上記解決策、特に２層の金属層を用いない場合で
は、装置のサイズを十分に小さくすることはできない。 このような状態なので、この発明の狙いは、先行技術
による解決の不利な点をなくし、かつ特に直接２次降伏
現象に対する改良された抵抗を有する電力トランジスタ
を提供することである。 この狙いの範囲内では、この発明の特定の目的は電力
装置を提供することであり、その要素トランジスタは、
占有された面積の増加をあまり必要としないように個々
のフィンガまたは要素トランジスタの相互の空間を必要
とすることなく、互いに隣接して設けられる。 この発明のさらに他の目的は、米国特許第4,682,197
号に示される構造で得られるものと比較され得る、電力
レベルを確実にし得る電力トランジスタを提供すること
である。 この発明の１つの目的は、示された既知の装置と匹敵
する製造コストを有するように、電子産業において一般
に利用可能である技術および機械装置を用いて容易に集
積され得る、かつレイアウトの複雑化が最少限である電
力トランジスタを提供することである。 上記の狙いおよび目的ならびに以下で明らかになる他
の事項は、直接２次降伏現象に対する改良された抵抗力
を有する以下の電力トランジスタによって達成される。 この発明による電力トランジスタは、相互に接続され
かつ共通エミッタ端子を形成するエミッタ領域と、相互
に接続されかつ共通コレクタ領域を形成するコレクタ領
域と、少なくとも１個の電流源に接続されたベース領域
とを有する複数個の要素トランジスタを含む。この電力
トランジスタはさらに、要素トランジスタと同数のダイ
オードを含む。ダイオードの各々は、それぞれの要素ト
ランジスタに接続され、要素トランジスタとともに電流
ミラー回路を形成する。要素トランジスタのコレクタ領
域は相互に直接接続される。 この発明によれば、各要素トランジスタは、出力トラ
ンジスタと、他のダイオードに対する予め設定された面
積比を有するダイオードとにより形成された電流ミラー
回路と置換され、それにより出力トランジスタの所望の
利得、典型的には100を維持する。それに対し、ダイオ
ードは、動作温度が上がるにつれて出力トランジスタの
コレクタ電流の感度をより小さくする安定した素子であ
る。 この発明のさらなる特性および利点は、添付の図面に
おいて非制限的例としてのみ例示された、いくつかの好
ましいが排他的でない実施例の説明から明らかになるで
あろう。 第１図を参照すると、この発明による電力トランジス
タの第１の実施例が例示され、それは出力トランジスタ
としてNPN型装置を含む。詳細には、例示された電力ト
ランジスタは、相互に接続されかつ参照数字１で示され
た複数個のブロックからなる。詳細には、各ブロック１
は、ここではNPN型の要素出力トランジスタ３に給電す
る、PNP型の駆動トランジスタ２からなる。見られ得る
ように、電流源を形成するトランジスタ２のベースは相
互に接続され、かつ電力トランジスタ全体の共通端子Ｂ
を形成し、そのエミッタもまた互いに、かつ要素出力ト
ランジスタ３のコレクタに接続され、共通コレクタ端子
Ｃを形成し、またトランジスタ２のコレクタは各々、そ
れぞれの要素出力トランジスタ３のベースに、かつここ
ではそのコレクタおよびベースが短絡しているトランジ
スタからなるそれぞれのダイオード４のアノードと接続
される。実際に、ダイオード４およびトランジスタ３
は、出力トランジスタ３の利得の適当な値を確実にする
ように、予め設定されたエミッタ面積を有する電流ミラ
ー５を形成する。最後に、トランジスタ３のエミッタ
は、共通エミッタ端子Ｅを形成するように相互に接続さ
れ、かつダイオード４を形成するトランジスタのエミッ
タに接続される。 この構造により、出力トランジスタは、既知の解決に
関する温度変化にあまり感応しないコレクタ電流ICを有
する。実際、各々の個々の要素トランジスタのコレクタ
電流の温度変化は、前記要素トランジスタがそれ自体の
電流源により制御されるとき、もっぱら前記温度Ｔに伴
なう電流利得βの変化によるものである。特に、もし電
流ミラーを構成する個々のトランジスタのベース電流が
無視されないならば、電流分析は以下の関係を設定し得
る、すなわち となる。 温度に依存するコレクタ電流の変化はこのように、以
下の係数だけ減じられる、すなわち となり、ここでは、ｍはミラーを構成する２個のトラン
ジスタの面積比である。 第１図による回路は、２個の隣接するが相互に絶縁さ
れるエピタキシャルポケット内にトランジスタ３および
ダイオード４を設けることにより容易に実現され得る。
特に、ダイオード４は上記のように、トランジスタに関
して適当なエミッタ面積を有し、かつベースおよびコレ
クタ領域が相互に短絡されるNPNトランジスタにより形
成される。 第２図は、この発明による異なる解決を例示し、ここ
では出力トランジスタがPNP型装置を含む。またこの場
合、電力トランジスタ全体は、11で示された複数個の相
互に接続された構造を含み、各々は、適当なダイオード
とともに電流ミラーを形成する要素出力トランジスタの
ベースに給電する電流源を含む。特に第２図において
は、各ベース構造は、電流源を形成するNPNトランジス
タ12と、PNP型の２個のトランジスタ13および14により
形成される電流ミラー回路15とを含み、そのトランジス
タ13は要素出力トランジスタを構成し、そのエミッタ端
子は電力トランジスタの共通エミッタ端子Ｅに接続さ
れ、かつそのコレクタ端子は電力トランジスタの共通コ
レクタ端子Ｃに接続され、またそのベース端子は電流源
トランジスタ12のコレクタに、かつダイオード接続され
たトランジスタ14のベースと接続される。トランジスタ
14は、適当な出力利得を確実にするようにトランジスタ
13のエミッタ面積に関して特定の比率を有するエミッタ
面積を有するが、そのエミッタ端子が、電力トランジス
タの共通エミッタ端子Ｅに接続され、かつコレクタ端子
がそのベースと短絡されかつトランジスタ12のコレクタ
に接続される。 第３図は、第２図に略図的に例示された回路の実際の
実施例を例示し、要素出力トランジスタが、絶縁された
縦型PNPトランジスタとして設けられる。詳細には、第
３図に示されるシリコンウエハは、Ｐ型のサブストレー
ト50と、N-型のエピタキシャル層51とを含む。トップボ
トム（top−bottom）技術により形成される（すなわ
ち、注入されるイオンのエピタキシャル成長の間に、装
置の主表面からエピタキシャル層への拡散とサブストレ
ートの上方表面からの拡散との両者によって形成され
る）P+型の領域60は、エピタキシャル層51内でエピタキ
シャルポケット51′を絶縁し、そこに電流ミラー15が設
けられる。エピタキシャルポケット51′は、底部のＮウ
ェルを形成するＮ型の注入された領域52と、トランジス
タ13のコレクタを形成しかつ装置の上方表面に面する部
分54を有するP+型の領域53とを収容する。第３図に破線
で略図的に示されたように、領域53は、図面において63
で示され、ダイオードの、上に横たわるエミッタ領域59
により放出されるキャリアのためのミラーとして作用す
ることを目的とするN+型のアンチモンの大量拡散を可能
にするように、ダイオードの下方に配置されたゾーン内
に開放される（すなわち孔を有する）。前記領域63は、
同じシリコンウエハのすべての埋め込み層を得るための
マスクを用いることにより、方法を複雑化することなく
得られる。 エピタキシャルポケット51′の内部に、注入されたＮ
の領域55がさらに設けられ、かつ上部のＮウェルを規定
し、トランジスタ13のエミッタを構成するＰ型の領域56
と、前記トランジスタのベースコンタクトに接続するた
めに濃縮されたN+の領域57とを収容する。ダイオード14
を規定するトランジスタは、領域53とともにトランジス
タ13を形成する領域56および55に対して横方向に設けら
れる。詳細には、見られ得るように、ダイオード14が横
型PNPトランジスタを含み、そのベースはエピタキシャ
ルポケット51′により規定され、そのコレクタはＰ型の
層58により形成され、かつそのエミッタはＰ型の層59に
より形成される。例示の実施例においては、ダイオード
14を規定する横型PNPトランジスタは、領域56とともに
トランジスタ13のエミッタを形成する２つの領域56′
（そのうちの１つだけが図面に見られ得る）の間で、埋
め込み層63の上方に設けられる。既知の方法によれば、
順に領域56および56′が複数個の領域を含むことが可能
である。電力トランジスタの共通端子Ｅに接続される端
子ｅと、電流源12のコレクタに接続される（かつダイオ
ード14を規定するように、ベース領域57およびコレクタ
領域58を相互に短絡する）端子ｂと、共通コレクタ端子
Ｃに接続される端子ｃとを規定するように、酸化物層
（例示されていない）により、かつ金属層（同様に例示
されていないが、図面において破線で略図的に示され
る）により、回路が完成される。 図面においては、既知の方法により設けられ得る電流
源12は例示されていない。 前記からわかるように、この発明は意図されている狙
いを十分に達成する。温度の関数として電流ミラー回路
の電気的特性を用いることにより、動作温度によるもの
である、要素出力トランジスタを通過するコレクタ電流
の変化を制限することが可能であり、こうして直接２次
降伏の危険なく安全動作領域を拡げる構造が、実際に提
供される。この態様では、上記の米国特許第4,682,197
号で得られるものに最も近い直接２次降伏値が達成さ
れ、それによれば、装置は、個々の要素トランジスタに
関する電力の合計に等しい電力を送ることができる。 さらに、示された構造の飽和値が得られ、それらは標
準的構造で得られるものに等しく、そのため直接２次降
伏現象の観点から危険ではない領域（S.O.A.＝安全動作
領域）で動作する間、装置は通常のもののように作用す
る。 さらに、例示のブロックの実現に必要な面積は、標準
的構造の面積と実質的に等しい。 最後に、この発明による電力トランジスタはレイアウ
トの複雑化を伴なわず、かつ電子産業において通常行な
われる方法段階を必要とし、それゆえに既知の装置のも
のと匹敵する製造コストを伴なう。 このように考えられるこの発明は、様々な修正および
変更が可能であり、そのすべては発明の概念の範囲内に
ある。特に、電流ミラーのダイオードが、集積されたト
ランジスタとして、ベースおよびコレクタ端子を相互に
短絡し、かつ目的に適するPN接合を与えるいずれかの技
術を用いて設けられ得るという事実が強調される。たと
えば、ダイオードは、装置の表面に生成された、適当に
ドープされたポリシリコン層により与えられ得る。 さらに、すべての詳細は、他の技術的に均等なものと
置換されてもよい。
【図面の簡単な説明】
第１図は、この発明による電力トランジスタの第１の実
施例の回路図である。 第２図は、PNP型の要素出力トランジスタを有する、こ
の発明の異なる実施例の例示の回路図である。 第３図は、第２図に例示された形式の要素トランジスタ
が集積されたシリコンウエハの斜視断面図である。 図において、３および13は要素トランジスタ、４および
14はダイオード、５および15は電流ミラー回路である。
施例の回路図である。 第２図は、PNP型の要素出力トランジスタを有する、こ
の発明の異なる実施例の例示の回路図である。 第３図は、第２図に例示された形式の要素トランジスタ
が集積されたシリコンウエハの斜視断面図である。 図において、３および13は要素トランジスタ、４および
14はダイオード、５および15は電流ミラー回路である。
Claims (1)
- (57)【特許請求の範囲】 １．相互に接続されかつ共通エミッタ端子を形成するエ
ミッタ領域と、相互に接続されかつ共通コレクタ領域を
形成するコレクタ領域と、少なくとも１個の電流源（2;
12）に接続されたベース領域とを有する複数個の要素ト
ランジスタ（3;13）を備えた電力トランジスタにおい
て、 前記要素トランジスタ（3;13）と同数のダイオード（4;
14）を備え、前記ダイオード（4;14）の各々は、前記要
素トランジスタ（3;13）のそれぞれに接続され、その要
素トランジスタとともに電流ミラー回路（5;15）を形成
し、 前記要素トランジスタ（3;13）のコレクタ領域は相互に
直接接続されたことを特徴とする、電力トランジスタ。 ２．前記要素トランジスタ（３）の各々はNPN型であ
り、 前記ダイオード（４）の各々は、 前記要素トランジスタ（３）のベース領域のそれぞれに
接続されたアノード端子と、前記共通エミッタ端子に接
続されたカソード端子とを有することを特徴とする、特
許請求の範囲第１項に記載の電力トランジスタ。 ３．前記要素トランジスタ（13）の各々はPNP型であ
り、 前記ダイオード（14）の各々は、前記共通エミッタ端子
に接続されたアノード端子と、前記要素トランジスタ
（13）のベース領域のそれぞれに接続されたカソード端
子とを有することを特徴とする、特許請求の範囲第１項
に記載の電力トランジスタ。 ４．PNP型の前記要素トランジスタ（13）の各々は、エ
ピタキシャルポケット（51′）を形成する絶縁縦型トラ
ンジスタ（53〜56）を含み、 前記ダイオード（14）の各々は、前記エピタキシャルポ
ケット内で集積され、エミッタ領域と、ベース領域と、
コレクタ領域とを有する横型PNPトランジスタ（51′,5
8,59）を含み、前記ベース領域および前記コレクタ領域
は短絡され、前記エピタキシャルポケット（51′）は前
記要素トランジスタのそれぞれのベース領域を同時に形
成し、前記横型PNPトランジスタのベース領域は前記ダ
イオードのそれぞれを形成することを特徴とする、特許
請求の範囲第３項に記載の電力トランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT22899A/86 | 1986-12-30 | ||
| IT22899/86A IT1198275B (it) | 1986-12-30 | 1986-12-30 | Transistore di potenza con miglioramento della resistenza alla rottura secondaria diretta |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63169756A JPS63169756A (ja) | 1988-07-13 |
| JP2681472B2 true JP2681472B2 (ja) | 1997-11-26 |
Family
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Family Applications (1)
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|---|---|---|---|
| JP62331878A Expired - Fee Related JP2681472B2 (ja) | 1986-12-30 | 1987-12-25 | 電力トランジスタ |
Country Status (6)
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|---|---|
| US (1) | US4886982A (ja) |
| JP (1) | JP2681472B2 (ja) |
| DE (1) | DE3743204C2 (ja) |
| FR (1) | FR2609213B1 (ja) |
| GB (1) | GB2199444B (ja) |
| IT (1) | IT1198275B (ja) |
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| US5237198A (en) * | 1989-12-16 | 1993-08-17 | Samsung Electronics Co., Ltd. | Lateral PNP transistor using a latch voltage of NPN transistor |
| US5296765A (en) * | 1992-03-20 | 1994-03-22 | Siliconix Incorporated | Driver circuit for sinking current to two supply voltages |
| DE69710593D1 (de) * | 1997-12-23 | 2002-03-28 | St Microelectronics Srl | Vorwärtsgekoppelte Struktur mit programmierbaren Nullstellen zur Synthese von zeitkontinuierlichen Filtern, Verzögerungsleitungen und dergleichen |
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| GB1477933A (en) * | 1975-09-19 | 1977-06-29 | Int Computers Ltd | Transistor switching circuits |
| US4296336A (en) * | 1979-01-22 | 1981-10-20 | General Semiconductor Co., Inc. | Switching circuit and method for avoiding secondary breakdown |
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| IT1200915B (it) * | 1985-12-23 | 1989-01-27 | Sgs Microelettronica Spa | Stadio di amplificazione di corrente a bassa caduta di tensione |
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- 1986-12-30 IT IT22899/86A patent/IT1198275B/it active
-
1987
- 1987-12-11 GB GB8728966A patent/GB2199444B/en not_active Expired - Lifetime
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- 1987-12-21 US US07/135,220 patent/US4886982A/en not_active Expired - Lifetime
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- 1987-12-25 JP JP62331878A patent/JP2681472B2/ja not_active Expired - Fee Related
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| DE3743204C2 (de) | 1996-04-11 |
| GB2199444A (en) | 1988-07-06 |
| IT8622899A1 (it) | 1988-06-30 |
| DE3743204A1 (de) | 1988-07-14 |
| GB8728966D0 (en) | 1988-01-27 |
| GB2199444B (en) | 1990-02-14 |
| FR2609213B1 (fr) | 1994-07-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |