JPS61117860A - モノリシツク集積電力半導体装置 - Google Patents
モノリシツク集積電力半導体装置Info
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- JPS61117860A JPS61117860A JP60207804A JP20780485A JPS61117860A JP S61117860 A JPS61117860 A JP S61117860A JP 60207804 A JP60207804 A JP 60207804A JP 20780485 A JP20780485 A JP 20780485A JP S61117860 A JPS61117860 A JP S61117860A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、少なくとも１個の集積回路と、半導体材料の
同一チップ上にモノリシックに集積化される電力部品と
を具える半導体装置に関するものである。
同一チップ上にモノリシックに集積化される電力部品と
を具える半導体装置に関するものである。
エミッタからコレクタに垂直電流が流れる高電圧用電力
トランジスタおよび集積化された制御回路を同一シリコ
ンチップ上に組込むことによって経済的に生産し得且つ
現在の工業上の必要条件をも満足し得る極めて簡潔な半
導体装置を提供することができる。
トランジスタおよび集積化された制御回路を同一シリコ
ンチップ上に組込むことによって経済的に生産し得且つ
現在の工業上の必要条件をも満足し得る極めて簡潔な半
導体装置を提供することができる。
この種の半導体装置は、本願人によるイタリア国特許出
願第６６１５Ａ／８４号（特願昭６０−１８１ ．９２
０号）に開示され、この出願において、降服電圧が極め
て高いブレーナ接合を使用して、半導体装置を高電圧の
電力機器に使用し得るようにしている。
願第６６１５Ａ／８４号（特願昭６０−１８１ ．９２
０号）に開示され、この出願において、降服電圧が極め
て高いブレーナ接合を使用して、半導体装置を高電圧の
電力機器に使用し得るようにしている。
このｐ−ｎブレーナ接合を用いて高電圧回路配置を得る
ためには接合の輪郭をステップ状とするとともに接合の
両側面のうちの一方の側面の不純物濃度を中心から周辺
に所定の距離に亘って減少させるようにしている。
ためには接合の輪郭をステップ状とするとともに接合の
両側面のうちの一方の側面の不純物濃度を中心から周辺
に所定の距離に亘って減少させるようにしている。
しかしこのようにして構成された半導体装置は、スイッ
チング中に正確に動作することができない。
チング中に正確に動作することができない。
実際上、同一チップ内には導電型が互に逆の数個の領域
があるため、寄生バイポーラトランジスタが形成される
ようになる。この際半導体装置の高電圧ブレーナ接合が
逆バイアスされる場合には、寄生バイポーラトランジス
タのエミッタ・ベースおよびコレクタ・ベース接合の双
方が逆バイアスされるため、何隻欠点は生じない。しか
し、集積回路により制御される電力トランジスタが飽和
状態となる場合には、半導体装置が損傷されるようにな
る。この場合寄生トランジスタが導通して内側に集積回
路を有する絶縁領域に電流が注入されると接合のしきい
ｌ［Ｎ圧が０．６ｖを超える場合に、半導体装置の集積
回路とこれを囲む分離領域との境界に存在する内部ｐｎ
接合が順バイアスされるようになる。これがため、電気
的絶縁が損われ、したがって動作が不正確となり、ひい
ては半導体装置の集積回路を破壊することもある。
があるため、寄生バイポーラトランジスタが形成される
ようになる。この際半導体装置の高電圧ブレーナ接合が
逆バイアスされる場合には、寄生バイポーラトランジス
タのエミッタ・ベースおよびコレクタ・ベース接合の双
方が逆バイアスされるため、何隻欠点は生じない。しか
し、集積回路により制御される電力トランジスタが飽和
状態となる場合には、半導体装置が損傷されるようにな
る。この場合寄生トランジスタが導通して内側に集積回
路を有する絶縁領域に電流が注入されると接合のしきい
ｌ［Ｎ圧が０．６ｖを超える場合に、半導体装置の集積
回路とこれを囲む分離領域との境界に存在する内部ｐｎ
接合が順バイアスされるようになる。これがため、電気
的絶縁が損われ、したがって動作が不正確となり、ひい
ては半導体装置の集積回路を破壊することもある。
本発明の目的は、上述した欠点を除去し、しかも従来の
集積回路製造技術を使用するブレーナ処理により構成し
得るモノリシック集積電力半導体装置を提供せんとする
にある。
集積回路製造技術を使用するブレーナ処理により構成し
得るモノリシック集積電力半導体装置を提供せんとする
にある。
（目的を達成する手段）
これら目的は、本発明によれば、チップ内で相互に離間
して集積１ｉｌｌ！１回路およびダーリントン対の駆動
トランジスタを配置し、ざらに、分離素子としてこれら
回路及びトランジスタの中間位置に出力電力トランジス
タを配置することにより達成することができる。さらに
本発明では、出力電力トランジスタおよび集積制御回路
以外の区域間に、小型で且つ強くドープされ、半導体装
置のコレクタ領域における水平方向の直線性を分離し、
シールドとして動作する半導体領域を設ける。このよう
にして得た半導体構体によれば、寄生トランジスタによ
る破損効果を無視し得るようにし、その結果構体を正確
に動作させることができる。
して集積１ｉｌｌ！１回路およびダーリントン対の駆動
トランジスタを配置し、ざらに、分離素子としてこれら
回路及びトランジスタの中間位置に出力電力トランジス
タを配置することにより達成することができる。さらに
本発明では、出力電力トランジスタおよび集積制御回路
以外の区域間に、小型で且つ強くドープされ、半導体装
置のコレクタ領域における水平方向の直線性を分離し、
シールドとして動作する半導体領域を設ける。このよう
にして得た半導体構体によれば、寄生トランジスタによ
る破損効果を無視し得るようにし、その結果構体を正確
に動作させることができる。
（実施例）
図面につき本発明の詳細な説明する。図中同一構成部品
には同一符号を付して示す。
には同一符号を付して示す。
第１図に示す従来の半導体装置の構成部分は、単結晶珪
素から成る基板１に形成する。この基板の上に不純物濃
度が１，１０ Ｘ１０”原子／ｄで高抵抗の、第１エピ
タキシャル層２、及び第２エピタキシャル層３を順次堆
積させる。エミッタＥ＋。
素から成る基板１に形成する。この基板の上に不純物濃
度が１，１０ Ｘ１０”原子／ｄで高抵抗の、第１エピ
タキシャル層２、及び第２エピタキシャル層３を順次堆
積させる。エミッタＥ＋。
ベースＢ＋Ｊ５よびコレクタＣ１電極を有するｎｐｎ型
トランジスタとして示す高電圧構成の集積制御回路ＩＣ
を、チップ右側端縁近傍の分離領域３−５（３は水平分
離領域、５は垂直分離領域を夫々示す）内に配設し、且
つ半導体装置を形成する回路配置の接地部に接続する。
トランジスタとして示す高電圧構成の集積制御回路ＩＣ
を、チップ右側端縁近傍の分離領域３−５（３は水平分
離領域、５は垂直分離領域を夫々示す）内に配設し、且
つ半導体装置を形成する回路配置の接地部に接続する。
他方、チップ左側端縁近傍には、高電圧構成のｎｐｎ型
電力トランジスタＴを配設する。このトランジスタは層
１−２−４に囲まれコレクタ電極Ｃを有するコレクタ領
域と、ベース電極Ｂを有するベース領域６と、エミッタ
電極Ｅを有するエミッタ領域７とにより形成する。
電力トランジスタＴを配設する。このトランジスタは層
１−２−４に囲まれコレクタ電極Ｃを有するコレクタ領
域と、ベース電極Ｂを有するベース領域６と、エミッタ
電極Ｅを有するエミッタ領域７とにより形成する。
図面に斜線で示すＮ極は、反対側に位置するコレクタ電
極Ｃを除き、すべてチップの同一側部に配設する。チッ
プの絶縁層８上に配設された第１図に示されていない金
属細条によって集積回路ＩＣの出力端子を電力トランジ
スタＴに接続する。
極Ｃを除き、すべてチップの同一側部に配設する。チッ
プの絶縁層８上に配設された第１図に示されていない金
属細条によって集積回路ＩＣの出力端子を電力トランジ
スタＴに接続する。
第１図には、さらに、構体内に形成される寄生素子を点
線で示す。：即ち Ｔｐ：トランジスタ下および集積回路ＩＣの間に形成さ
れたｐｎｐ型トランジスタ；このトランジスタはそのエ
ミッタ、ベースおよびコレクタ領域として夫々領ｍ６．
１−２−４および３−５を有する。
線で示す。：即ち Ｔｐ：トランジスタ下および集積回路ＩＣの間に形成さ
れたｐｎｐ型トランジスタ；このトランジスタはそのエ
ミッタ、ベースおよびコレクタ領域として夫々領ｍ６．
１−２−４および３−５を有する。
Ｔ ｐ＋ ９０ ：集積回路を具える分離領域３−５に
形成され、エミッタ、ベースおよびコレクタ領域として
領域９．３−５および１−２−４を有するｎｐｎ型トン
ジスタ。
形成され、エミッタ、ベースおよびコレクタ領域として
領域９．３−５および１−２−４を有するｎｐｎ型トン
ジスタ。
Ｒｐ＋ Ｓｏ ：集積回路ＩＣの垂直分離領域５の抵抗
。
。
電力トランジスタが遮断状態（ＯＦＦ＞から飽和動作状
態（ＯＮ）となり、従ってそのベース・コレクタ接合が
順方向にバイアスされる場合には、寄生トランジスタＴ
ｐは能動領域でバイアスされ、したがって、その利得が
１以下の場合でもトランジスタＴのコレクタ電流の一部
を、分離領域内に、または、抵抗Ｔ ｐ＋ ”３０の一
端に注入する。この電流は抵抗Ｒｐ＋ ＳＯを経てこの
抵抗の他の上端部が接続されている接地点に流れ込む。
態（ＯＮ）となり、従ってそのベース・コレクタ接合が
順方向にバイアスされる場合には、寄生トランジスタＴ
ｐは能動領域でバイアスされ、したがって、その利得が
１以下の場合でもトランジスタＴのコレクタ電流の一部
を、分離領域内に、または、抵抗Ｔ ｐ＋ ”３０の一
端に注入する。この電流は抵抗Ｒｐ＋ ＳＯを経てこの
抵抗の他の上端部が接続されている接地点に流れ込む。
この電流が、抵抗Ｒｐ＋ ｓｏとの積がしきい値電圧０
．６ｖに到達するか、または、それ以上となるような値
を超えると直ちに、他のトランジスタＴ ｐ＋ Ｓｏの
ベース・エミッタ接合を順バイアスする。したがって、
この場合には以前に抵抗Ｒｐ＋ ＳＯにのみ流れていた
電流は、領域９に側路され、トランジスタＩｃのコレク
タに集められ、従ってトランジスタＩＣを囲む領域３−
５の電気的絶縁を損うようになる。これがため、このよ
うな不所望な電流の流れによってモノリシック半導体装
置の動作を不正確にする。
．６ｖに到達するか、または、それ以上となるような値
を超えると直ちに、他のトランジスタＴ ｐ＋ Ｓｏの
ベース・エミッタ接合を順バイアスする。したがって、
この場合には以前に抵抗Ｒｐ＋ ＳＯにのみ流れていた
電流は、領域９に側路され、トランジスタＩｃのコレク
タに集められ、従ってトランジスタＩＣを囲む領域３−
５の電気的絶縁を損うようになる。これがため、このよ
うな不所望な電流の流れによってモノリシック半導体装
置の動作を不正確にする。
この技術的問題を解決するために、本発明によれば、ダ
ーリントン配置の１対の高電圧電力トランジスタをチッ
プ内に形成し、この際、ダーリントン対の駆動トラジス
タおよび集積制御回路園の中間位置にダーリントン対の
出力トランジスタが位置し得るようにする。
ーリントン配置の１対の高電圧電力トランジスタをチッ
プ内に形成し、この際、ダーリントン対の駆動トラジス
タおよび集積制御回路園の中間位置にダーリントン対の
出力トランジスタが位置し得るようにする。
第２および３図から明らかなように、ダーリントン対の
ｎｐｎ型駆動トランジスタＴｏは、チップの左側端縁近
傍に高電圧構成に配設する。
ｎｐｎ型駆動トランジスタＴｏは、チップの左側端縁近
傍に高電圧構成に配設する。
このトランジスタは、コレクタ電極Ｇｏを有する層１−
２−４に含まれるコレクタ領域と、ベース電極Ｓｏを有
するベース領域１０と、エミッタ電極Ｅｏを有するエミ
ッタ領域１１とにより形成する。
２−４に含まれるコレクタ領域と、ベース電極Ｓｏを有
するベース領域１０と、エミッタ電極Ｅｏを有するエミ
ッタ領域１１とにより形成する。
ダーリントン対のｎｐｎ型出力トランジスタＴＦは駆動
トランジスタＴｏおよびトランジスタＩＣの中央部に高
電圧構成に配置し、このトランジスタを、電極Ｃｏと同
一であるコレクタ電極ＣＦを有する上述した所と同一の
コレクタ領域１−２−４と、ベース電極８Ｆを有するベ
ース領域１２と、エミッタ電極ＥＦを有するエミッタ領
域１３とにより形成する。駆動トランジスタＴｏのエミ
ッタ電極Ｅｏを第３図に斜線で示す金属細条１４により
出力トランジスタＴＦのベース電極ＢＦ に接続する。
トランジスタＴｏおよびトランジスタＩＣの中央部に高
電圧構成に配置し、このトランジスタを、電極Ｃｏと同
一であるコレクタ電極ＣＦを有する上述した所と同一の
コレクタ領域１−２−４と、ベース電極８Ｆを有するベ
ース領域１２と、エミッタ電極ＥＦを有するエミッタ領
域１３とにより形成する。駆動トランジスタＴｏのエミ
ッタ電極Ｅｏを第３図に斜線で示す金属細条１４により
出力トランジスタＴＦのベース電極ＢＦ に接続する。
また、この図には、集積回路ＩＣの出力端子と、ダーリ
ントン対の駆動トランジスタＴｏの入力端子との間の接
続は、示さない。さらに、本発明によれば３個の単一シ
ールドＳｔ、Ｓ２．Ｓ３から構成される半導体シールド
全体を、トランジスタＴＦおよび集積回路の間に配設す
る。
ントン対の駆動トランジスタＴｏの入力端子との間の接
続は、示さない。さらに、本発明によれば３個の単一シ
ールドＳｔ、Ｓ２．Ｓ３から構成される半導体シールド
全体を、トランジスタＴＦおよび集積回路の間に配設す
る。
集積回路およびトランジスタＴＦの間に配設された半導
体シールドを単一シールドＳ１にした点以外は第３図の
装置と同一の装置を示す第４図において、本発明半導体
装置の構体内に形成される寄生素子を破線で示し、以下
に説明する。
体シールドを単一シールドＳ１にした点以外は第３図の
装置と同一の装置を示す第４図において、本発明半導体
装置の構体内に形成される寄生素子を破線で示し、以下
に説明する。
ＴＰＯ：エミッタ、ベースおよびコレクタ領域として夫
々領域１０．１−２−４６よび３−５を有し、集積回路
及び駆動トランジスタＴｏ間に形成されるｐｎｐ型トラ
ンジスタ。
々領域１０．１−２−４６よび３−５を有し、集積回路
及び駆動トランジスタＴｏ間に形成されるｐｎｐ型トラ
ンジスタ。
ＴＰＦ：エミッタ、ベースおよびコレクタ領域として夫
々領域１２．ｌ−２−４ｔ７５よび３−５を有し、集積
回路及び出力トランジスタＴＦ間に形成されるｐｎｐ型
トランジスタ。
々領域１２．ｌ−２−４ｔ７５よび３−５を有し、集積
回路及び出力トランジスタＴＦ間に形成されるｐｎｐ型
トランジスタ。
Ｔ鮮：エミッタ、ベースおよびコレクタ領域として夫々
領域１０．１−２−４６よび１２を有し、ダーリントン
対の出力トランジスタＴｐ及び駆動トランジスタＴｏ間
に形成されるｐｎｐ型トランジスタ。
領域１０．１−２−４６よび１２を有し、ダーリントン
対の出力トランジスタＴｐ及び駆動トランジスタＴｏ間
に形成されるｐｎｐ型トランジスタ。
Ｔ ｐ＋ ＳＯ：エミッタ、ベースおよびコレクタ領域
として夫々領域９．３−５及び１−２−４を有し、集積
回路ＩＣの分離領１ｆｉ３−５内に形成されるｎｐｎ型
トランジスタ。
として夫々領域９．３−５及び１−２−４を有し、集積
回路ＩＣの分離領１ｆｉ３−５内に形成されるｎｐｎ型
トランジスタ。
Ｒｐ＋ ｓｏ ：集積回路ＩＣのｇ７！直分離領域５の
抵抗。
抵抗。
図から明らかなように、寄生素子Ｔ ｐ＋ ｓｏおよび
Ｒｐ＋ ｓｏは第１図に示すものと全く同一のものであ
る。
Ｒｐ＋ ｓｏは第１図に示すものと全く同一のものであ
る。
ダーリントン対のトランジスタが遮断状態（ＯＦＦ）か
ら飽和による動作状Ｂ（ＯＮ）になる場合、これら電気
的動作状態において、出力トランジスタＴＦが駆動トラ
ジスタＴｏに対し準飽和状態で作動することは既知であ
る。この状態ではトランジスタＴＦおよび集積回路の間
に、導通しないで遮断されている寄生トランジスタＴＰ
Ｆが形成されるようになる。この寄生トランジスタＴＰ
Ｆのエミッタ・ベース接合は不所望な場合には僅かに順
バイアスされ、従ってトランジスタＴＦのコレクタ電流
の抵抗Ｒｐ＋ Ｓｏへの注入は、寄生トランジスタ丁Ｐ
Ｄによる注入に対し明らかに無視することができる。こ
のような理由のため、本発明では、ダーリントン対の出
力トランジスタＴＦを集積回路および駆動トランジスタ
Ｔｏ間の中間位Ｉに位置させるようにする。
ら飽和による動作状Ｂ（ＯＮ）になる場合、これら電気
的動作状態において、出力トランジスタＴＦが駆動トラ
ジスタＴｏに対し準飽和状態で作動することは既知であ
る。この状態ではトランジスタＴＦおよび集積回路の間
に、導通しないで遮断されている寄生トランジスタＴＰ
Ｆが形成されるようになる。この寄生トランジスタＴＰ
Ｆのエミッタ・ベース接合は不所望な場合には僅かに順
バイアスされ、従ってトランジスタＴＦのコレクタ電流
の抵抗Ｒｐ＋ Ｓｏへの注入は、寄生トランジスタ丁Ｐ
Ｄによる注入に対し明らかに無視することができる。こ
のような理由のため、本発明では、ダーリントン対の出
力トランジスタＴＦを集積回路および駆動トランジスタ
Ｔｏ間の中間位Ｉに位置させるようにする。
奇生トランジスタＴ ｐ＋ Ｓｏのベース・エミッタ接
合における順バイアス電圧が印加されるのを防止するた
めに、本発明では、集積回路の分離領域に流入される電
流を減少させ、活性区域でバイアスされてスイッチング
する寄生トランジスタＴ ｐｏの利得ｈＦＥ を最小に
し得るようにする。この目的のため、本発明では、駆動
トランジスタＴｏおよび集積回路ＩＣの対向端縁間の距
離を最大にして、寄生トランジスタＴ ｐｏの利得を１
より極めて小さく（＜＜１）Ｌ、従って、駆動トランジ
スタＴ。
合における順バイアス電圧が印加されるのを防止するた
めに、本発明では、集積回路の分離領域に流入される電
流を減少させ、活性区域でバイアスされてスイッチング
する寄生トランジスタＴ ｐｏの利得ｈＦＥ を最小に
し得るようにする。この目的のため、本発明では、駆動
トランジスタＴｏおよび集積回路ＩＣの対向端縁間の距
離を最大にして、寄生トランジスタＴ ｐｏの利得を１
より極めて小さく（＜＜１）Ｌ、従って、駆動トランジ
スタＴ。
および集積回路間の中間位置に位置するようにチップの
両側により囲まれる矩形の形状のダーリントン対の出力
トランジスタをチップ上に配置する。
両側により囲まれる矩形の形状のダーリントン対の出力
トランジスタをチップ上に配置する。
さらに本発明によれば、この半導体装置と相俟ってダー
リントン配置内に如何なる場合にも存在する寄生トラン
ジスタＴ町を用いて駆動トランジスタＴＯのコレクタ電
流の一部を出力トランジスタＴｖ１．：ｆ１４路し得る
ようにする。かかる側路を行わない場合には駆動トラン
ジスタＴｏのコレクタ電流の全部が寄生トランジスタＴ
ｐｏを経て抵抗ＲＰＩｓｏに流れ込むようになる。
リントン配置内に如何なる場合にも存在する寄生トラン
ジスタＴ町を用いて駆動トランジスタＴＯのコレクタ電
流の一部を出力トランジスタＴｖ１．：ｆ１４路し得る
ようにする。かかる側路を行わない場合には駆動トラン
ジスタＴｏのコレクタ電流の全部が寄生トランジスタＴ
ｐｏを経て抵抗ＲＰＩｓｏに流れ込むようになる。
最後に、本発明によれば、出力トランジスタＴＦ と集
積回路ＩＣとの間に２つの異なる型の半導体シールドを
介在させることにより両寄生トランジスタＴ ｐｏおよ
びＴＰＦによって不所望な破壊効果を最小にし得るよう
にする。
積回路ＩＣとの間に２つの異なる型の半導体シールドを
介在させることにより両寄生トランジスタＴ ｐｏおよ
びＴＰＦによって不所望な破壊効果を最小にし得るよう
にする。
第２および３図に示すように、第１の型の半導体シール
ドは受動型とする。これらシールドは、２個のＮ＋領域
１５および１６を具えるシールドＳ１と、２個のＮ”［
１７および１８を具え且つシールドＳｒと完全に同一の
シールドＳ２とする。半導体シールドＳ１を形成する小
さな領域１５及び１６は、これらを囲むダーリントン配
置のコレクタ領域と同一導電型とするがこのコレクタ領
域よりも著しく強くドープする。
ドは受動型とする。これらシールドは、２個のＮ＋領域
１５および１６を具えるシールドＳ１と、２個のＮ”［
１７および１８を具え且つシールドＳｒと完全に同一の
シールドＳ２とする。半導体シールドＳ１を形成する小
さな領域１５及び１６は、これらを囲むダーリントン配
置のコレクタ領域と同一導電型とするがこのコレクタ領
域よりも著しく強くドープする。
第１領ｂＩｔ１５をチップの絶縁層８に接触させて配置
し、この絶縁層と接触する区域の不純物濃度を５．１０
Ｘ １０１９原子／ＣＩｉ′とする。第２領域１６を
前記絶縁層８の下のエピタキシャル１２および４の界面
領域に埋設し、その不純物濃度をその中心部分でｌＸ１
０１９原子／ｃｌとする。この受動シールドＳ１によっ
てｎｐｎ型の、寄生トランジスタＴ ｐｏおよびＴ圧に
より集積回路の分離領域に注入される電流を減少させる
。その理由は、受動シールドが、それを含む領域Ｎ−に
対し著しく強くドープされたＮ＋型であるため、この受
動シールドが正孔を反射するからであり、また、受動シ
ールドが、これら寄生トランジスタのベース領域に受動
シールドにより導入される高不純物濃度のため、これら
寄生トランジスタの利得を減少させるからである。
し、この絶縁層と接触する区域の不純物濃度を５．１０
Ｘ １０１９原子／ＣＩｉ′とする。第２領域１６を
前記絶縁層８の下のエピタキシャル１２および４の界面
領域に埋設し、その不純物濃度をその中心部分でｌＸ１
０１９原子／ｃｌとする。この受動シールドＳ１によっ
てｎｐｎ型の、寄生トランジスタＴ ｐｏおよびＴ圧に
より集積回路の分離領域に注入される電流を減少させる
。その理由は、受動シールドが、それを含む領域Ｎ−に
対し著しく強くドープされたＮ＋型であるため、この受
動シールドが正孔を反射するからであり、また、受動シ
ールドが、これら寄生トランジスタのベース領域に受動
シールドにより導入される高不純物濃度のため、これら
寄生トランジスタの利得を減少させるからである。
第２および３図に示され、受動シールドＳ１およびＳ３
の間に設けられた第２の型のシールドＳ２は能動型とす
る。この能動シールドＳ２を、ダーリントン対の隣接コ
レクタ領１ｆｆ１１−２−４の導電型とは反対の導電型
のＰ＋領域１９とし且つコレクタ領域より強くドープし
、これを電極を経て半導体装置に導入される回路配置の
接地部に接続する。領！ａ１９はａｍ圧構成とし、チッ
プの絶縁層８の下側にその絶縁層に接触させて所望な深
さまで不純物拡散し、その中央区域の不純物濃度を５．
１０ ｘ １０ｎ原子／ｄとし、その深さは例えばエピ
タキシャル層４の厚さ全体にわたり延在するものとする
。この領域１９によって、奇生トランジスタＴ ｐ□お
よびＴＰＦの利得を減少させる。この理由は、領域１９
は、とくに、これが半導体装置の接地部に接続されるた
め、奇生トランジスタにより注入される電流のほとんど
全てを接地部に流し、従って集積回路の分離領域にざら
に電流が供給されるのを防止するような、能動シールド
として動作するからである。
の間に設けられた第２の型のシールドＳ２は能動型とす
る。この能動シールドＳ２を、ダーリントン対の隣接コ
レクタ領１ｆｆ１１−２−４の導電型とは反対の導電型
のＰ＋領域１９とし且つコレクタ領域より強くドープし
、これを電極を経て半導体装置に導入される回路配置の
接地部に接続する。領！ａ１９はａｍ圧構成とし、チッ
プの絶縁層８の下側にその絶縁層に接触させて所望な深
さまで不純物拡散し、その中央区域の不純物濃度を５．
１０ ｘ １０ｎ原子／ｄとし、その深さは例えばエピ
タキシャル層４の厚さ全体にわたり延在するものとする
。この領域１９によって、奇生トランジスタＴ ｐ□お
よびＴＰＦの利得を減少させる。この理由は、領域１９
は、とくに、これが半導体装置の接地部に接続されるた
め、奇生トランジスタにより注入される電流のほとんど
全てを接地部に流し、従って集積回路の分離領域にざら
に電流が供給されるのを防止するような、能動シールド
として動作するからである。
以上本発明の一実施例を、図面につき説明したが、本発
明はこれに限定されるものではなく、種々の変更および
変形を加え得ること当然である。
明はこれに限定されるものではなく、種々の変更および
変形を加え得ること当然である。
例えば、ダーリントン対のトランジスタは正確に矩形状
とする必要はない。ダーリントン対の駆動トランジスタ
と出力トランジスタとを僅かに指合状とすることができ
る。
とする必要はない。ダーリントン対の駆動トランジスタ
と出力トランジスタとを僅かに指合状とすることができ
る。
さらに、ダーリントン対の出力トランジスタおよび集積
回路の間に、配設された半導体材料のシールドは、当業
者に既知である設計条件により、上述した２種類の型の
うち１種類のシールドとするか、または２種類のシール
ドの組合わせにより形成することができる。
回路の間に、配設された半導体材料のシールドは、当業
者に既知である設計条件により、上述した２種類の型の
うち１種類のシールドとするか、または２種類のシール
ドの組合わせにより形成することができる。
１種類のシールド及び２種類のシールドの例を第４およ
び３図に夫々示す。
び３図に夫々示す。
第１図は既知の技術を用いてモノリシックに集積化した
半導体装置を具えるチップの一部を示す部分断面図、 第２図は本発明によりチップに構成したモノリシック集
積装置の回路配置を線図的に示す平面図、第３図は第２
図の半導体装置を具えるチップの一部を示す部分断面図
、 第４図は半導体構体内に形成される寄生トランジスタを
示すと共に、第２および３図に示されるものより簡単な
シールドを設けた半導体装置を示す部分断面図である。 ＩＣ・・・集積回路 Ｒｐ＋ ｓｏ・・・抵抗Ｓ１
．Ｓ２．Ｓ３・・・半導体シールド■・・・電力トラン
ジスタ Ｔｏ・・・駆動トランジスタ ＴＦ ・・・出力トランジスタ Ｔ２）、Ｔｐ＋ｓｏ、ＴＰＦ、Ｔｐｏ、Ｔ汀、 Ｔ
ｐｌｓｏ−寄生トランジスタ ト・・基板 ２・・・第１エピタキシャル層
３・・・第２エピタキシャル層 ３−５・・・分離領［６・・・ベース領域１・・・エミ
ッタ領１ｉ１ １−２−４・・・コレクタｆｊ４ｍ８
・・・絶縁層 １４・・・金属細条特許出願人
ニスジーニス・ マイクロエレット口二カ・ ニス・ビー・工一
半導体装置を具えるチップの一部を示す部分断面図、 第２図は本発明によりチップに構成したモノリシック集
積装置の回路配置を線図的に示す平面図、第３図は第２
図の半導体装置を具えるチップの一部を示す部分断面図
、 第４図は半導体構体内に形成される寄生トランジスタを
示すと共に、第２および３図に示されるものより簡単な
シールドを設けた半導体装置を示す部分断面図である。 ＩＣ・・・集積回路 Ｒｐ＋ ｓｏ・・・抵抗Ｓ１
．Ｓ２．Ｓ３・・・半導体シールド■・・・電力トラン
ジスタ Ｔｏ・・・駆動トランジスタ ＴＦ ・・・出力トランジスタ Ｔ２）、Ｔｐ＋ｓｏ、ＴＰＦ、Ｔｐｏ、Ｔ汀、 Ｔ
ｐｌｓｏ−寄生トランジスタ ト・・基板 ２・・・第１エピタキシャル層
３・・・第２エピタキシャル層 ３−５・・・分離領［６・・・ベース領域１・・・エミ
ッタ領１ｉ１ １−２−４・・・コレクタｆｊ４ｍ８
・・・絶縁層 １４・・・金属細条特許出願人
ニスジーニス・ マイクロエレット口二カ・ ニス・ビー・工一
Claims (1)
- 【特許請求の範囲】 １．同一チップ内にモノリシックに集積化される少なく
とも２個の電力トランジスタおよび集積回路を具える電
力半導体装置構体であつて、 絶縁層（８）により部分的に被われた上側 表面により囲まれ電力トランジスタのコレクタ領域を形
成する第１導電型（ｎ）の半導体材料より成る基板（１
−２−４）と、 前記上側表面からこの基板（１−２−４） 内の絶縁層（８）の下側にｐｎ接合を形成するように形
成されると共に第１導電型とは反対導電型の第２導電型
（ｐ）の半導体材料より成る少くとも３つの領域（３−
５、１０、１２）とを具え、これら領域の第１領域（３
−５）は半導体装置の制御回路の基本装置を内部に有す
る集積回路の分離領域を形成し、第２領域（１０）及び
第３領域（１２）は電力トランジスタのベース領域を形
成し、 ほかに、ｐｎ接合を形成するように絶縁層 （８）の下側の前記第２領域（１０）および第３領域（
１２）内に前記上側表面から夫々形成され、電力トラン
ジスタのエミッタ領域を構成する第１導電型（ｎ）の半
導体材料より成る少なくとも第４領域（１１）および第
５領域（１３）と、基板並びに電力トランジスタのベー
ス領域およびエミッタ領域に対しオーム接点を構成する
導電手段とを具えるモノリシック集積電力半導体装置に
おいて、 ダーリントン配置に接続される２個の電力 トランジスタを具え、このダーリントン対の駆動トラン
ジスタ（Ｔ＿Ｄ）および集積制御回路（ＩＣ）間の中間
位置に、ダーリントン対の出力トランジスタ（Ｔ＿Ｆ）
を配置して駆動トランジスタ（Ｔ＿Ｄ）及び集積制御装
置 （ＩＣ）間を直線的に分離するようにしたことを特徴と
するモノリシック集積電力半導体装置。 ２．ダーリントン対の出力トランジスタ（Ｔ＿Ｆ）およ
び集積制御回路間に配置され、同一の第１導電型（ｎ）
の少くとも２個の領域により形成される少なくとも一個
のシールド（Ｓ＿１）を具え、第１領域（１５）は絶縁
層（８）の下側の基板（１−２−４）内に前記上側表面
から延在させ、第２領域（１６）はこの第１領域（１５
）の下側の基板内に埋設し、両領域は、その長さ全体を
チップの両側によりほぼ囲むと共に半導体装置の外部へ
の電気接続を行わないようにしたことを特徴とする特許
請求の範囲第１項記載のモノリシック集積電力半導体装
置。 ３．ダーリントン対の出力トランジスタ（Ｔ＿Ｆ）およ
び集積制御回路（ＩＣ）間に配置され、絶縁層（８）の
下側の基板（１−２−４）内に上側表面から延在してｐ
ｎ接合を形成する第２導電型の領域（１９）により形成
される少くとも１個のシールド（Ｓ＿２）を具え、該領
域は、その長さ全体をチップの両側によりほぼ囲むと共
に金属電極を経て半導体装置が形成される回路配置の接
地点に接続するようにしたことを特徴とする特許請求の
範囲第１項又は第２項記載のモノリシック集積電力半導
体装置。 ４．ダーリントン対の出力トランジスタ（Ｔ＿Ｆ）は、
その水平幾何学的形状を、チップの両側によりほぼ囲ま
れる矩形形状としたことを特徴とする特許請求の範囲第
１項乃至第４項の何れかに記載のモノリシック集積電力
半導体装置。 ５．ダーリントン対の駆動トランジスタ（Ｔ＿Ｄ）は、
その水平幾何学的形状が出力トランジスタ（Ｔ＿Ｆ）の
形状に対し部分的に又は全体的に指合状の形状となるよ
うに構成したことを特徴とする特許請求の範囲第１項乃
至第３項の何れかに記載のモノリシック集積電力半導体
装置。 ６．前記集積制御回路、電力トランジスタおよびシール
ド（Ｓ＿２）の各々が少なくとも１個の高電圧ｐｎ接合
を有し、このｐｎ接合はステップ状輪郭とすると共に、
ｐｎ接合の両側の一方の側での不純物濃度を中心から周
辺に向って所定の水平範囲にわたつて減少させて、その
接合自体の予め定められた降服電圧に対する表面電界の
平均強度を最小にするようにしたことを特徴とする特許
請求の範囲第１項乃至第５項の何れかに記載のモノリシ
ック集積電力半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT6620A/84 | 1984-09-21 | ||
| IT8406620A IT1214806B (it) | 1984-09-21 | 1984-09-21 | Dispositivo integrato monolitico di potenza e semiconduttore |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61117860A true JPS61117860A (ja) | 1986-06-05 |
| JPH0732196B2 JPH0732196B2 (ja) | 1995-04-10 |
Family
ID=11121520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60207804A Expired - Lifetime JPH0732196B2 (ja) | 1984-09-21 | 1985-09-21 | モノリシツク集積電力半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4641171A (ja) |
| JP (1) | JPH0732196B2 (ja) |
| DE (1) | DE3533478C2 (ja) |
| FR (1) | FR2570878B1 (ja) |
| GB (1) | GB2168842B (ja) |
| IT (1) | IT1214806B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146352A (ja) * | 1987-10-30 | 1989-06-08 | Sgs Thomson Microelettronica Spa | 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 |
| JPH022664A (ja) * | 1987-12-22 | 1990-01-08 | Sgs Thomson Microelettronica Spa | 半導体装置およびその製造方法 |
| JPH02253653A (ja) * | 1989-02-27 | 1990-10-12 | Sgs Thomson Microelectron Srl | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ２段駆動システムのためのモノリシック集積回路 |
| JPH03173169A (ja) * | 1989-11-17 | 1991-07-26 | Sgs Thomson Microelectron Srl | 寄生電流に対する保護を備えたモノリシック垂直型半導体電力デバイス |
| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1188465B (it) * | 1986-03-27 | 1988-01-14 | Sgs Microelettronica Spa | Rpocedimento per la fabbricazione di circuiti integrati a semiconduttore includenti dispositiv cmos e dispositivi elettronici ad alta tensione |
| IT1215024B (it) * | 1986-10-01 | 1990-01-31 | Sgs Microelettronica Spa | Processo per la formazione di un dispositivo monolitico a semiconduttore di alta tensione |
| DE3856174T2 (de) * | 1987-10-27 | 1998-09-03 | Nippon Electric Co | Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET. |
| USRE38510E1 (en) * | 1987-12-22 | 2004-05-04 | Stmicroelectronics Srl | Manufacturing process for a monolithic semiconductor device comprising at least one transistor of an integrated control circuit and one power transistor integrated on the same chip |
| US5156989A (en) * | 1988-11-08 | 1992-10-20 | Siliconix, Incorporated | Complementary, isolated DMOS IC technology |
| JP2835116B2 (ja) * | 1989-09-29 | 1998-12-14 | 株式会社東芝 | 電力用ｉｃおよびその製造方法 |
| IT1241050B (it) * | 1990-04-20 | 1993-12-29 | Cons Ric Microelettronica | Processo di formazione di una regione sepolta di drain o di collettore in dispositivi monolitici a semiconduttore. |
| JP3190057B2 (ja) * | 1990-07-02 | 2001-07-16 | 株式会社東芝 | 複合集積回路装置 |
| KR0127282B1 (ko) * | 1992-05-18 | 1998-04-02 | 도요다 요시또시 | 반도체 장치 |
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| DE19548060A1 (de) * | 1995-12-21 | 1997-06-26 | Siemens Ag | Durch Feldeffekt steuerbares Leistungs-Halbleiterbauelement mit Temperatursensor |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US969010A (en) * | 1907-11-12 | 1910-08-30 | Liberty Mfg Company | Rotary motor. |
| GB1263817A (en) * | 1969-11-10 | 1972-02-16 | Marconi Co Ltd | Improvements in or relating to integrated circuits |
| JPS51115782A (en) * | 1975-04-04 | 1976-10-12 | Hitachi Ltd | Semiconductor apparatus |
| DE2610122C3 (de) * | 1976-03-11 | 1978-11-09 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Dreipolige Halbleiteranordnung |
| FR2408914A1 (fr) * | 1977-11-14 | 1979-06-08 | Radiotechnique Compelec | Dispositif semi-conducteur monolithique comprenant deux transistors complementaires et son procede de fabrication |
| GB2023340B (en) * | 1978-06-01 | 1982-09-02 | Mitsubishi Electric Corp | Integrated circuits |
| IT1202895B (it) * | 1979-02-27 | 1989-02-15 | Ates Componenti Elettron | Dispositivo di protezione termica per un componente elettronico a semiconduttore |
| DE2945273A1 (de) * | 1979-11-09 | 1981-05-21 | Robert Bosch Gmbh, 7000 Stuttgart | Darligton-transistorschaltung |
| US4564771A (en) * | 1982-07-17 | 1986-01-14 | Robert Bosch Gmbh | Integrated Darlington transistor combination including auxiliary transistor and Zener diode |
-
1984
- 1984-09-21 IT IT8406620A patent/IT1214806B/it active
-
1985
- 1985-09-17 FR FR8513746A patent/FR2570878B1/fr not_active Expired
- 1985-09-17 US US06/776,961 patent/US4641171A/en not_active Expired - Lifetime
- 1985-09-19 DE DE3533478A patent/DE3533478C2/de not_active Expired - Fee Related
- 1985-09-20 GB GB08523264A patent/GB2168842B/en not_active Expired
- 1985-09-21 JP JP60207804A patent/JPH0732196B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01146352A (ja) * | 1987-10-30 | 1989-06-08 | Sgs Thomson Microelettronica Spa | 能動及び受動素子を絶縁ポケット内に含み、各素子とそれを含むポケットの間での破壊電圧よりも高い電圧において動作する集積構造 |
| JPH022664A (ja) * | 1987-12-22 | 1990-01-08 | Sgs Thomson Microelettronica Spa | 半導体装置およびその製造方法 |
| JPH02253653A (ja) * | 1989-02-27 | 1990-10-12 | Sgs Thomson Microelectron Srl | パワートランジスタに対する駆動信号のレベル変換回路コンポーネントを持つ２段駆動システムのためのモノリシック集積回路 |
| JPH03173169A (ja) * | 1989-11-17 | 1991-07-26 | Sgs Thomson Microelectron Srl | 寄生電流に対する保護を備えたモノリシック垂直型半導体電力デバイス |
| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2570878B1 (fr) | 1988-07-29 |
| GB2168842B (en) | 1988-03-09 |
| GB8523264D0 (en) | 1985-10-23 |
| IT1214806B (it) | 1990-01-18 |
| IT8406620A0 (it) | 1984-09-21 |
| DE3533478A1 (de) | 1986-04-10 |
| GB2168842A (en) | 1986-06-25 |
| JPH0732196B2 (ja) | 1995-04-10 |
| DE3533478C2 (de) | 1995-08-17 |
| US4641171A (en) | 1987-02-03 |
| FR2570878A1 (fr) | 1986-03-28 |
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