JPS6348136Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はPNPNスイツチを用いた半導体スイ
ツチ、特に雑音性電圧より誤動作の防止効果を著
しく向上させる半導体スイツチの構造に関するも
のである。

〔従来の技術〕

一般にPNPNスイツチ、サイリスタ等と呼ば
れる４層構造の半導体スイツチは遮断中であつて
も半導体スイツチ両端（アノード・カソード）間
に急激な順方向電圧が加わると誤点弧してしまう
欠点があつた。これは、レート効果と呼ばれるも
ので、その耐力をdv／dt耐量と呼ぶ。

この誤点弧を防止するため、一般には第１図に
示したようにPNPN4層スイツチ素子（以下サイ
リスタと記す）１のゲートＧ、カソードＫ間を抵
抗２（抵抗値R_GK）で短絡する方法（シヨート・
エミツタ）が用いられる。

第１図においてサイリスタ１はＰ型エミツタ
P₁１１、Ｎ型エミツタN₂１４、Ｎ型ベースN₁１
２、Ｐ型ベースP₂１３からなる４層構造のもの
でＰ型ベース１３のゲートＧより点弧させるもの
である。

この第１図の方法で高いdv／dt耐量を得るに
は抵抗２の値を低く設定する必要がある。この場
合には、必然的にゲート感度が低下する。つま
り、抵抗値R_GKを低くすれば雑音性電圧が侵入し
た場合の過渡電流ｉは矢印Ａで示すように流れ、
抵抗２に吸収され、ゲートＧ・カソードＫ間の電
圧が導通電圧（約0.7V）を超えることはなく、
誤動作が防げる。反面、サイリスタ１を点弧させ
る場合はゲートＧよりの点弧電i_Gが抵抗２に流れ
て、点弧電流は増大してしまう。

すなわち、素子の雑音に対する安定度を増すた
め抵抗２の値R_GKを低くするとゲート点弧電流i_G
が増大し、感度を低下させる。これは点弧用電力
の増大を意味し好ましくない。

このため、ゲート点弧電流i_Gが小さく、しかも
dv／dt耐量が大きいサイリスタ回路が必要とな
りその解決策のひとつとして第２図の回路構成が
用いられていた。

同図の回路はサイリスタ１のゲートＧ・カソー
ドＫ間にトランジスタ２１を設け、トランジスタ
２１のベースとサイリスタ１のＮベース１１との
間にトランジスタ３０を接続した回路構成であ
る。

トランジスタ２１はＮ型コレクタN₄２５、Ｐ
型ベースP₆２６、Ｎ型エミツタN₅２７から構成
され、トランジスタ３０はＰ型エミツタP₄３１、
Ｎ型ベースN₃３２、Ｐ型コレクタP₅３３から構
成されている。

第２図の回路においてアノードＡに雑音性電圧
パルスが侵入するとその過渡電圧をトランジスタ
３０のコレクタ・ベース接合の静電容量を利用し
て微分してトランジスタ２１を駆動するため、た
だちにトランジスタ２１が非導通状態から飽和状
態になり、サイリスタ１のゲートＧ、カソードＫ
間を短絡するものである。このときのトランジス
タ２１のコレクタ・エミツタ短絡抵抗は抵抗２の
値より極めて低くできるので、dv／dt耐量は高
くすることができる。

一方、雑音性電圧パルスの侵入がない場合はト
ランジスタ２１はしや断（非導通）状態にあり、
ゲートＧからカソードＫをみた時の抵抗値は抵抗
２の抵抗値R_GKのみとなり、R_GKは比較的高抵抗
を選び得るので（温度による漏れ電流を吸収でき
ればよい）、ゲート点弧電流を低く設計できる。

以下、第２図の回路の動作について概述する。
第３図は第２図のサイリスタ１のアノードＡにラ
ンプ状（立ち上りが一定）の雑音性電圧パルス
（電圧：v_A）を加えた場合の各部の電圧、電流波
形を示したものである。第４図はこのときの等価
回路を示す。電流源４０はサイリスタ１のN₁１
２，P₂１３間を流れる電流i_Jを、電流源４１はト
ランジスタ３０を流れる電流i_Bを、おのおの表わ
す。トランジスタ２１は第２図のトランジスタ２
１と同じもので、そのコレクタはN₄に、ベース
はP₆に、エミツタはN₅に、おのおの相当する。

時刻t₀で雑音性電圧パルスが立上ると、この電
圧v_Aはサイリスタ１ではN₁１２−P₂１３間、ト
ランジスタ３０ではN₃３２−P₅３３間にほとん
ど印加される（他のPN接合は順バイアスゆえ）。
このPN接合の静電容量をそれぞれC_J，C_Dとし、
その非線形を無視すれば、電流i_J，i_Bは次のよう
になる。

i_J＝C_Jdv／dt …(1) i_B＝C_Ddv／dt …(2) ここで電圧ｖはPN接合に加わる電圧で、これ
はほとんど電圧v_Aに等しく、電圧v_Aは第３図より
この期間（t₀〜t₁）ではランプ状であるので、
dv／dt値はｋとなる（ｖ＝v_A＝ktである）。それ
ゆえ、電流i_J，i_Bは次のようになる。

i_J＝C_Jｋ …(3) i_B＝C_Dｋ …(4) これらの電流が発生するとトランジスタ２１は
ただちに導通・飽和状態となりトランジスタ１よ
りの過渡電流i_Jはほとんどトランジスタ２１のコ
レクタに流れゲートＧの電圧v_Gの値V_GSはコレク
タ・エミツタ飽和電圧並に低くなり、この値V_GS
はサイリスタのゲート・カソード導通電圧V_Bよ
りはるかに低いので、この期間中、雑音性電圧パ
ルスによる誤点弧は生じない。

(3)，(4)式で表わされる電流i_J，i_BはいずれもPN
接合を流れる変化電流であり、この電流によつて
サイリスタ１、トランジスタ３０にはわずかでは
あるが伝導電流が流れる。時刻t₀〜t₁期間中サイ
リスタ１はP₁N₁P₂で代表されるPNPトランジス
タが活性状態となつており、そのベース電流
（N₁１２を流れる電流）はi_Jとi_Bの和であり、
P₁N₁P₂の電流増幅率をh_Pとすれば伝導電流i_JDは
次のようになる。

i_JD＝C_Jkh_P（１−ε^-t/〓¹） …(5) ただし(5)式中τ₁はP₁N₁P₂の時定数（キヤリア
の下降時間）であり、しや断角周波数の逆数であ
る。同様にトランジスタ３０を流れる伝導電流
i_BDは次のようになる（電流増幅率をh_Dとする）。

i_BD＝C_Dkh_D（１−ε^-t/〓²） …(6) ただしτ₂はトランジスタ３０の立上り時定数で
ある。

電流i_JD，i_BDはi_J，i_Bに比して低い。これは、h_D
が１よりかなり小さいことに起因する。

時刻t₁で雑音性電圧パルスの立上りが止むと電
流i_J，i_Bは直ちに零となり、i_JD，i_BDのみがPN接合
に残る。この電流をI_JD，I_BDとすれば次のように
なる。

I_JD＝C_Jkh_P（１−ε^-T ₁ ^/〓¹） …(7) I_BD＝C_Dkh_D（１−ε^-T ₁ ^/〓²） …(8) 時刻t₁以後、電流i_B，i_Jは伝導分のみとなり、
次のように時間の経過と共に減衰する。

i_J＝I_JDε^-t/〓¹ …(9) i_B＝I_BDε^-t/〓² …(10) ただし(9)，(10)式では時刻ｔはt₁を基準（ｔ＝
０）としている。時刻t₁で過渡電圧（雑音性電圧
パルス）の立上りが完了してもトランジスタ２１
は続けて飽和状態にある。これは蓄積効果に基づ
く。この蓄積効果が時刻t₂で消滅するとトランジ
スタ２１は活性状態となりそのコレクタ接合は耐
圧を回復する。時刻t₁〜t₂の時間は通常蓄積時間
と呼ばれ、ここではその値をTsと表わす。時刻
t₂付近では蓄積効果がなくなるので電流i_J，i_Bの
値I_J，I_Bは時間Tsを用いて次のようなる。

I_J≒I_JDε^-Ts/〓¹ …(11) I_B≒I_BDε^-Ts/〓² …(12) 時刻t₂以前ではトランジスタ２１が飽和してい
るのでそのコレクタ・エミツタ間電圧（ゲート電
圧v_Gに等しい）はかなり低い。ところが時刻t₂以
降では電流i_Jがトランジスタ２１のコレクタに流
れ込めなくなり、その分だけ抵抗２に流れ込むの
でゲート電圧v_Gには第３図の波形Ａの如くピーク
が発生する。このピーク電圧V_Pがサイリスタの
ゲート・カソード間導通電圧V_Bをこすとサイリ
スタ１は点弧する。この点弧は誤点弧現象であ
り、素子動作上障害となる。

ゲート電圧v_Gピーク値V_Pはトランジスタ２１
の電流増幅率をh_Qとすれば次のようになる。

V_P≒（I_J−h_QI_B）R_GK …（13） 電圧V_Pの値が低い程、誤点弧への余裕度が増
すので、通常（13）式中の各数値を適宜設計して
誤点弧防止を図つている。電圧V_Pを低くすれば
余裕度が増すので、一般にはR_GKを低くしたり、
h_Qを高めたりするが回路定数的には限度があり、
また時定数τ₁，τ₂の影響が大きい。

(11)，(12)，（13）各式より、次式を得る。

V_P＝R_GK（I_JDε^-Ts/〓¹−h_QI_BDε^-Ts/〓²） …（14） （14）式右辺を小さくするには時定数τ₁を短か
く、τ₂を長くすればよい。これは直感的には電流
i_Jを急速に減衰させ、電流i_Bを長く流すことを意
味するので至極当然と云える。

実際には半導体素子の構造を変えて時定数τ₁，
τ₂を設計するが、これは各種の条件によつて大幅
に変動し、温度湿度等の外的条件、プロセスの汚
れ等の内的条件を十分考慮する必要がある。この
ような努力にも拘わらずτ₁，τ₂の変動を余儀なく
されるわけである。

〔考案が解決しようとする問題点〕

それゆえ、本考案の目的は半導体素子の構造に
相似の関係をもたせ、各種条件の変動による前記
誤動作を防止することができる半導体スイツチを
提供するものである。すなわち（14）式において
時定数τ₁，τ₂との間に比例関係をもたせ、諸条件
の変動に拘わらず電圧V_Pの変動を極力少なくし
ている。

通常、第２図の電子回路を集積化すると第５図
の如くなる。第５図において第２図の構成要素に
ついて同じものは同一番号を付してある。第６図
には第５図の主構成要素であるサイリスタ１およ
びトランジスタ３０の断面を示した。

誘電体絶縁分離基板１００の各半導体単結晶島
領域１０１，１０２，１２１，１３０には夫々サ
イリスタ１、抵抗２、トランジスタ２１，３０が
集積化されており、各島領域は半導体多結晶支持
領域１１０と絶縁膜３５〜３８を介して絶縁され
ている。

第５図および第６図のサイリスタ１は４層構造
のP₁N₁P₂N₂で構成され、トランジスタ３０は３
層構造P₄N₃P₅で構成される。両素子の領域N₁，
N₃は最も基本的層であり、この部分はサイリス
タ１とトランジスタ３０では電気的絶縁が施され
ており、各々の電気的信号は互いに干渉しない。
サイリスタ１０１は第６図ａに示すように一方の
P₂領域１３中にさらにN₂領域１４が拡散され
P₁N₁P₂N₂でサイリスタとなる。トランジスタ１
３０は第６図ｂに示すようにP₄，P₅領域３１，
３３を同時に拡散してpnpn素子を製造する。

第５図中、素子間の接続は導体５０，５１，５
２，５３，５４で行なう。第５図中斜線の部分は
すべて導体である。

NPNトランジスタ２１もほぼ同様な考え方で
製造され、抵抗２は基本領域にＰ領域を拡散して
製造できる。この製造方法は公知の手法と変ると
ころはない。

第５図中、サイリスタ１およびトランジスタ３
０の構造、特に平面パターン（これが拡散パター
ンとなる）には特別な制約がなく、従来例ではそ
れまでトランジスタ、サイリスタとして実積のあ
るパターン構造を用いていた。このため、前記の
如き問題を起していた。

〔問題点を解決するための手段〕

本考案はサイリスタのPNP構造とトランジス
タのPNP構造、特に拡散パターンに相似性をも
たせ、両素子の特性変動を比率をもつて補なうも
のである。

〔実施例〕

第７図は本考案の一実施例であり、サイリスタ
１の中のPNP１１，１２，１３とトランジスタ
のPNP３１，３２，３３の素子構造を相似とし
たものである。すなわち、サイリスタ１のＰ型エ
ミツタ１１とトランジスタ３０のＰ型エミツタ３
１は幾何学的に同じ形をしており、ベース１２，
３２、コレクタ１３，３３も各々同じ形となつて
いる。

素子構造を上記の如く相似形とすることにより
（14）式中の時定数τ₁，τ₂をほぼ同じ値とするこ
とができる電圧V_Pの変動を抑えることができる。
つまりサイリスタ１とトランジスタ３０の拡散パ
ターンは相似な関係にあるので時定数τ₁の増減に
伴つて時定数τ₂も増減し、ピーク電圧V_Pの変動
が少なくなる。ピーク電圧V_Pの変動が少なくな
れば、これを一定値以下に抑えることが容易とな
り、これをサイリスタ１のゲート・カソード間導
通電圧（約0.7V）以下としておくことで、雑音
性電圧に対して誤動作の少ない半導体スイツチが
実現でき、特に、問題となつていた特性変動よる
誤動作の発生を極めて少なくできる。

第８図は本考案の他の実施例である。

この場合はサイリスタ１のＰ型エミツタ１１が
コ字形となつており、このコ字形エミツタ１１の
内部にはＰ型ベース１３と、さらにその内部にＮ
型エミツタ１４が配置される。この構造はPNP
型トランジスタの電流増幅率を比較的高くするこ
とができるので拡散パターンとしてはよく用いら
れるものである。PNPトランジスタ３０の平面
パターンはサイリスタ１のPNPと同様な形すな
わち相似形に作られており、この場合はサイリス
タ１の1/4の面積となつている（寸法比で１／
２）。

この場合もパターンを相似としているのでサイ
リスタ１とトランジスタ３０との特性の間に強い
相関をもたせることができる。

第９図は第２図に示した半導体スイツチと同種
の半導体スイツチの回路を示しており、第１０図
は本発明に基づいて第９図の半導体スイツチの実
施例を示している。

サイリスタ１はこれまでの例と同じであり、本
回路はカソードＫに対しアノードＡの電位が立上
つたとき、N₆４３，P₇４２およびN₇４１からな
るNPNトランジスタ４０を通して過渡電流が流
れ、この電流i_PがP₈５３，N₈５２およびP₉５１
からなるPNPトランジスタ５０のベース５２に
加わり、その瞬間トランジスタ５０のコレクタ５
１、エミツタ５３間が飽和状態となり、サイリス
タ１のＮベース１２とＰエミツタ１１との間を短
絡する。すなわち、第９図、第１０図の実施例は
トランジスタとして第２図のトランジスタの相補
型を用いた回路構成となつている。

第１０図のサイリスタ１のN₁P₂N₂構造とトラ
ンジスタ４０のN₆P₇N₇構造とは相似となつてい
る。すなわち、Ｎベース１２とコレクタ４１、Ｐ
ベース１３とベース４２、Ｎエミツタ１４とエミ
ツタ４３とはおのおの対応して相似の形となつて
いる。すなわちサイリスタ１の一点鎖線内パター
ンとトランジスタ４０の一点鎖線内パターンとは
全体として相似の形となつており、これまで通り
の効果が期待できる。

次に本考案の更に他の一実施例を示す。

複合形PNPNスイツチとして第１１図に示す
回路構成のものが用いられている。この場合はサ
イリスタ１のＮベース１２の中にP₂ベースと他
の一つのP₁₀領域６０を設けP₁N₁P₁₀領域をもつ
て第２図のPNPトランジスタ３０の動作特性を
行なわせるものである。第１１図の回路構成に対
し本考案を適用すると第１２図の如きパターン構
造となる。

第１２図はサイリスタ１の平面拡散パターンを
示したもので、P₁領域１１がアノード領域とな
る。次いでこのアノード領域１１の内部にＰベー
ス１３、Ｎエミツタ１４そしてコレクタ相当領域
６０を有する。

図面パターンより明らかのようにサイリスタ１
のPNP（P₁N₁P₂）とトランジスタ相当部のPNP
（P₁N₁P₁₀）とは図中の一点鎖線を境として対称
でしかもパターンが相似と考えてよく、特性の相
似性は十分期待できるので本考案の特長が活せる
ものである。

第５図、第８図、第１０図そして、第１２図に
示す実施例では、サイリスタやトランジスタ等の
回路素子を誘電体絶縁分離基板に集積化した例を
もつて示したが絶縁分離基板としてはこの種のも
のに限らず、公知のPN接合絶縁分離基板や空気
絶縁分離基板に集積化したものであつても良い。
また、これら、モノリシツク集積回路だけでな
く、デイスクリート集積回路の場合であつても適
用できるものである。

更に、上記実施例では、説明単純化のため、半
導体スイツチとして動作させるに必要な最小限の
回路素子をもつて回路を示しており、種々の仕様
に合わせて、各種の回路素子を付属させることが
ある（例えば、特公昭53−46588号公報第５図、
特公昭53−40864号公報第３図）。

これらの半導体スイツチにおいても、本考案は
適用できるものであり、またその効果は何等阻害
されない。

〔考案の効果〕

以上述べたように本考案によればこれまでとか
く動作安定性に欠けがちであつた第２図の複合形
PNPNスイツチの安定性を極めて高くすること
ができ動作のみならず、素子設計の手法を簡単に
することができるので工業上利するところ大であ
る。

【図面の簡単な説明】

第１図、第２図は従来のサイリスタのシヨート
エミツタ回路接続図、第３図は第２図の回路に過
渡電圧が加わつた場合の各部の電圧および電流波
形を示す図、第４図は第２図に示す回路の動作時
の等価回路図、第５図は第２図の回路を従来法に
倣つて集積化した時の誘電体絶縁分離基板の平面
図、第６図ａ，ｂは第５図の−切断線、−
切断線に沿つた縦断面図、第７図ａ，ｂは本考
案の一実施例を示すもので、ａはサイリスタ、ｂ
はトランジスタの平面図、第８図ａ，ｂは本考案
の他の一実施例を示すものでａはサイリスタ、ｂ
はトランジスタの平面図、第９図は従来のサイリ
スタの他のシヨートエミツタ回路接続図、第１０
図は第９図に示す回路を本発明に従つて集積化し
た誘電体絶縁分離基板の平面図、第１１図は従来
のサイリスタの更に他のシヨートエミツタ回路接
続図、第１２図は第１１図に示す回路を本考案に
従つて集積化した誘電体絶縁分離基板の部分的平
面図である。 １……サイリスタ、２１，３０……トランジス
タ。

Claims (1)

1. 【実用新案登録請求の範囲】 １ PNPN4層構造で３個のPN接合を持つサイ
   リスタと、飽和時に上記サイリスタの少なくと
   も１個のPN接合を短絡する第１のトランジス
   タと、上記サイリスタのアノード側又はカソー
   ド側と上記第１のトランジスタのベース間に設
   けられた上記サイリスタのアノード又はカソー
   ドに印加される電圧に応じて上記第１のトラン
   ジスタを飽和させる第２のトランジスタとから
   少なくとも構成される半導体スイツチにおい
   て、上記サイリスタ内の隣接する３層部分と上
   記第２のトランジスタとはその平面拡散パター
   ンが相似形であることを特徴とする半導体スイ
   ツチ。 ２ 上記実用新案登録請求の範囲第１項におい
   て、第１のトランジスタはNPN3層構造であ
   り、第２のトランジスタはPNP3層構造である
   ことを特徴とする半導体スイツチ。 ３ 上記実用新案登録請求の範囲第１項におい
   て、第１のトランジスタはPNP3層構造であ
   り、第２のトランジスタはNPN3層構造である
   ことを特徴とする半導体スイツチ。