JPS59108326A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS59108326A JPS59108326A JP21979482A JP21979482A JPS59108326A JP S59108326 A JPS59108326 A JP S59108326A JP 21979482 A JP21979482 A JP 21979482A JP 21979482 A JP21979482 A JP 21979482A JP S59108326 A JPS59108326 A JP S59108326A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- substrate
- wiring
- region
- wiring layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/761—PN junctions
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路の改良に関し、更に詳述丁ｔば大出力
のパワーアンプ用集積回路におけるブロッキング発振を
防止できる集積回路を提案するものである。
のパワーアンプ用集積回路におけるブロッキング発振を
防止できる集積回路を提案するものである。
大出力のパワーアンプ用集積回路においてはＮＰＮ型パ
ワートランジスタを飽和領域にまで追い込んで動作させ
るために本来高電位ＶＣ，！するコレクタ電位がベース
電位より低くなるという現象が生じる。
ワートランジスタを飽和領域にまで追い込んで動作させ
るために本来高電位ＶＣ，！するコレクタ電位がベース
電位より低くなるという現象が生じる。
こｎによってベース−コレクターサブストレートの寄生
ＰＮＰ トランジスタが形成さｎることとなりその結果
寄生電流が大量に基板へ流ｎ込み、サブストレート抵抗
の存在にエリ、その部分の電位が接地電位エフ高くなる
状態全招来してバイアス関係に異常全米たし、ブロッキ
ング発振を招来することがあるという難点を有していた
。
ＰＮＰ トランジスタが形成さｎることとなりその結果
寄生電流が大量に基板へ流ｎ込み、サブストレート抵抗
の存在にエリ、その部分の電位が接地電位エフ高くなる
状態全招来してバイアス関係に異常全米たし、ブロッキ
ング発振を招来することがあるという難点を有していた
。
本発明はこのような雌点を解消すべくなさｎたものであ
って、アイソレーション領域の上層に接地電位に接続さ
せるべき配線層全形成し、こｎによって上記寄生電流を
吸上げ、ブロッキング発振が生ずることを防止した集積
回路を提供することを目的とする。
って、アイソレーション領域の上層に接地電位に接続さ
せるべき配線層全形成し、こｎによって上記寄生電流を
吸上げ、ブロッキング発振が生ずることを防止した集積
回路を提供することを目的とする。
以下本発明全その実施例を示す図面に基き真木的に説明
する。第１図は本発明に係る集積回路の装部の平面パタ
ーン図、第２図にその略示断面構造図である。第１図に
実線にて囲続して示す細長い領域はｎ型のコレクタ領域
ｌであって適長離隔させて多数条形成さｎている。こｎ
らのコレクタ領域１．１間には第１図に実線にて囲続し
て示すよウニ広幅のｐ゛十型ベース領域２が形成さ扛て
おり、このベース領域２因に位置するようにしてｎ＋型
のエミッタ領域（第１図に実線にて囲続して示す）３が
形成さ九ている。こｎらの各領域］、２゜３は第２図に
示すようにｐ−型サブストレート４上のｎ−エピタキシ
ャル層５上に形成さｎている。コレクタ領域ｌ、ベース
領域２及びエミッタ領域３の上層には相互に絶縁膜６に
て分離絶縁さ７″したＡＩ！のコレクタ配線７（第１図
に破線で示す）、ベース配線８（同じく２点鎖線で示−
ｊ）及びエミッタ配線９（同じく一点鎖線で示す）が形
成さｎ、下層のコレクタ領域１１ベース領域２及びエミ
ッタ領域３の夫々とはハツチングを付して示すコンタク
トホールを介して接続さｎている。コレクタ配線７はコ
レクタ領域１の延設方向と直交する方向に長い取出部７
ａｉ−側に有し、平面視で櫛目状のパターンを有してい
る。エミッタ配線９は取出部７ａとは逆の側の端部に取
出部９ａ’に有し、コレクタ配線７と噛合する如き平面
視で櫛目状のパターンを有している。そしてコレクタ配
線７及びエミッタ配線９の櫛目のパターンの間隙全綴う
ようにしてジクザク状のパターンのベース配線８全形成
しである。
する。第１図は本発明に係る集積回路の装部の平面パタ
ーン図、第２図にその略示断面構造図である。第１図に
実線にて囲続して示す細長い領域はｎ型のコレクタ領域
ｌであって適長離隔させて多数条形成さｎている。こｎ
らのコレクタ領域１．１間には第１図に実線にて囲続し
て示すよウニ広幅のｐ゛十型ベース領域２が形成さ扛て
おり、このベース領域２因に位置するようにしてｎ＋型
のエミッタ領域（第１図に実線にて囲続して示す）３が
形成さ九ている。こｎらの各領域］、２゜３は第２図に
示すようにｐ−型サブストレート４上のｎ−エピタキシ
ャル層５上に形成さｎている。コレクタ領域ｌ、ベース
領域２及びエミッタ領域３の上層には相互に絶縁膜６に
て分離絶縁さ７″したＡＩ！のコレクタ配線７（第１図
に破線で示す）、ベース配線８（同じく２点鎖線で示−
ｊ）及びエミッタ配線９（同じく一点鎖線で示す）が形
成さｎ、下層のコレクタ領域１１ベース領域２及びエミ
ッタ領域３の夫々とはハツチングを付して示すコンタク
トホールを介して接続さｎている。コレクタ配線７はコ
レクタ領域１の延設方向と直交する方向に長い取出部７
ａｉ−側に有し、平面視で櫛目状のパターンを有してい
る。エミッタ配線９は取出部７ａとは逆の側の端部に取
出部９ａ’に有し、コレクタ配線７と噛合する如き平面
視で櫛目状のパターンを有している。そしてコレクタ配
線７及びエミッタ配線９の櫛目のパターンの間隙全綴う
ようにしてジクザク状のパターンのベース配線８全形成
しである。
そしてベース配線８の取出部８ａにエミッタ配線９の取
出部と同側の他端部に形成さ几ている。
出部と同側の他端部に形成さ几ている。
この工うな構成を有するパワートランジスタｌＯは第２
図に略示する工うにｐ＋アイソレーション領域１１．Ｉ
ＩＫて相隣するトランジスタ１０と分離さｎている。そ
してこのアイソレーション領域１１上にはＡｌの配線Ｊ
脅１２を形成してあり、接地用のパッド１３と一括して
配線層１２を接地電位と丁べくなしである。配線層１２
は１つのトランジスタの領域を囲続するように設けるの
が望ましいが配線層１２そｎ自体又は配線層１２をパッ
ド１３へ導くための配線は他の配線の妨げになることが
ないようにパターン會定める必要がある。そｎが不可能
な部分では第１図に或は第２図に示すようにサブストレ
ート４上にｎ十埋込層１４（第１図では破線で示す）全
形成して一部はＡＩ！の配線層１２に替えてこｆＬヲ用
いてもよい。
図に略示する工うにｐ＋アイソレーション領域１１．Ｉ
ＩＫて相隣するトランジスタ１０と分離さｎている。そ
してこのアイソレーション領域１１上にはＡｌの配線Ｊ
脅１２を形成してあり、接地用のパッド１３と一括して
配線層１２を接地電位と丁べくなしである。配線層１２
は１つのトランジスタの領域を囲続するように設けるの
が望ましいが配線層１２そｎ自体又は配線層１２をパッ
ド１３へ導くための配線は他の配線の妨げになることが
ないようにパターン會定める必要がある。そｎが不可能
な部分では第１図に或は第２図に示すようにサブストレ
ート４上にｎ十埋込層１４（第１図では破線で示す）全
形成して一部はＡＩ！の配線層１２に替えてこｆＬヲ用
いてもよい。
而してコレクタ電位がベース電位よりも低くなった場合
には第２図に○で囲続して示すようにｐ＋のベース領域
２、ｎ−エピタキシャル層５及びサブストレート４に連
なるｐ＋アイソレーション領域１１の間で寄生ＰＮＰ
）ランジスタが形成される。従来ではサブストレー）４
に電流が流扛、模式的に示すサブストレート抵抗４ａ［
工す接地用のパッド１３から遠い方のアイソレーション
領域１１に接地電位より高電位となっていたが、本発明
による場合は接地電位に繋る配線層１２の存在にニジサ
ブストレート抵抗ＡａＫ流ｎる電流が吸上げらｎる結果
、サブストレート４、アイソレーション領域１１のｔ位
が接地電位より高くなる等のことが防止できフロラキン
グ発振をすることもなくなる。
には第２図に○で囲続して示すようにｐ＋のベース領域
２、ｎ−エピタキシャル層５及びサブストレート４に連
なるｐ＋アイソレーション領域１１の間で寄生ＰＮＰ
）ランジスタが形成される。従来ではサブストレー）４
に電流が流扛、模式的に示すサブストレート抵抗４ａ［
工す接地用のパッド１３から遠い方のアイソレーション
領域１１に接地電位より高電位となっていたが、本発明
による場合は接地電位に繋る配線層１２の存在にニジサ
ブストレート抵抗ＡａＫ流ｎる電流が吸上げらｎる結果
、サブストレート４、アイソレーション領域１１のｔ位
が接地電位より高くなる等のことが防止できフロラキン
グ発振をすることもなくなる。
以上の１うに本発明に係る集積回路は複数のトランジス
タ全分離するアイソレーション領域の上層に、接地電位
に接続させるべき配線層を形成しであるこるを特徴とす
るものであるのでサブストレートに流れる寄生電流を有
効に吸い上ケ、フロラキング発振を防止することが可能
となる。
タ全分離するアイソレーション領域の上層に、接地電位
に接続させるべき配線層を形成しであるこるを特徴とす
るものであるのでサブストレートに流れる寄生電流を有
効に吸い上ケ、フロラキング発振を防止することが可能
となる。
なお、本発明はＰＮＰ型トランジスタにも適用できる。
図面は本発明の笑施例す示すものであって、第１図は不
発明に係る集積回路の要部の平面パターン図、第２図は
その略示断面構造図である。 ｌ・・コレクタ領域 ２・・・ベース領域 ３・・・エ
ミッタ領域 ４・・・サブストレート ７・・・コレク
タ配線 ８・・・ベース配線 ９・・・エミッタ配線
１０・・・パワートランジスタ １１・・・アイソレー
ション領域 １２・・・配線層 １３・１・接地用パッ
ド特許出願人 三洋電機株式会社 外１名代理人 弁理
士 河 野 登 天
発明に係る集積回路の要部の平面パターン図、第２図は
その略示断面構造図である。 ｌ・・コレクタ領域 ２・・・ベース領域 ３・・・エ
ミッタ領域 ４・・・サブストレート ７・・・コレク
タ配線 ８・・・ベース配線 ９・・・エミッタ配線
１０・・・パワートランジスタ １１・・・アイソレー
ション領域 １２・・・配線層 １３・１・接地用パッ
ド特許出願人 三洋電機株式会社 外１名代理人 弁理
士 河 野 登 天
Claims (1)
- １、複数のトランジスタを分離するアイソレーション領
域の上Ｎに、接地電位に接続させるべき配線層を形成し
であることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21979482A JPS59108326A (ja) | 1982-12-14 | 1982-12-14 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21979482A JPS59108326A (ja) | 1982-12-14 | 1982-12-14 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108326A true JPS59108326A (ja) | 1984-06-22 |
Family
ID=16741125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21979482A Pending JPS59108326A (ja) | 1982-12-14 | 1982-12-14 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108326A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173169A (ja) * | 1989-11-17 | 1991-07-26 | Sgs Thomson Microelectron Srl | 寄生電流に対する保護を備えたモノリシック垂直型半導体電力デバイス |
| JPH05326844A (ja) * | 1992-05-20 | 1993-12-10 | Nec Yamagata Ltd | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4919776A (ja) * | 1972-02-28 | 1974-02-21 | ||
| JPS5012665B1 (ja) * | 1970-05-19 | 1975-05-13 | ||
| JPS52139390A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-12-14 JP JP21979482A patent/JPS59108326A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012665B1 (ja) * | 1970-05-19 | 1975-05-13 | ||
| JPS4919776A (ja) * | 1972-02-28 | 1974-02-21 | ||
| JPS52139390A (en) * | 1976-05-17 | 1977-11-21 | Hitachi Ltd | Semiconductor integrated circuit device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03173169A (ja) * | 1989-11-17 | 1991-07-26 | Sgs Thomson Microelectron Srl | 寄生電流に対する保護を備えたモノリシック垂直型半導体電力デバイス |
| JPH05326844A (ja) * | 1992-05-20 | 1993-12-10 | Nec Yamagata Ltd | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4012764A (en) | Semiconductor integrated circuit device | |
| EP0103306A2 (en) | Semiconductor protective device | |
| JPS61117860A (ja) | モノリシツク集積電力半導体装置 | |
| US4639757A (en) | Power transistor structure having an emitter ballast resistance | |
| JP2751650B2 (ja) | 半導体回路 | |
| JPH049378B2 (ja) | ||
| JPS59108326A (ja) | 集積回路 | |
| JP2000040788A (ja) | 半導体装置 | |
| JPS6211787B2 (ja) | ||
| JPH0236558A (ja) | 半導体装置 | |
| JP2518929B2 (ja) | バイポ―ラ型半導体集積回路 | |
| JPH0412673Y2 (ja) | ||
| JPS6327865B2 (ja) | ||
| JPH06120523A (ja) | 半導体装置 | |
| JPS6060753A (ja) | 半導体装置 | |
| KR950005470B1 (ko) | 정전기특성이 개선된 반도체장치 | |
| EP0202038B1 (en) | Bipolar transistor | |
| JPS6352473B2 (ja) | ||
| JPS59127865A (ja) | 半導体装置 | |
| JPH0629466A (ja) | 半導体集積回路 | |
| JPS627160A (ja) | 半導体装置 | |
| JPH07115126A (ja) | 半導体集積回路装置 | |
| JPS60254651A (ja) | Ｃｍｏｓ回路の入力保護回路 | |
| JPH06333932A (ja) | トランジスタ | |
| JPS6364058B2 (ja) |