JPS6352473B2 - - Google Patents
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- JPS6352473B2 JPS6352473B2 JP7423085A JP7423085A JPS6352473B2 JP S6352473 B2 JPS6352473 B2 JP S6352473B2 JP 7423085 A JP7423085 A JP 7423085A JP 7423085 A JP7423085 A JP 7423085A JP S6352473 B2 JPS6352473 B2 JP S6352473B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
［技術分野］
本発明は半導体集積回路装置に関する。
［背景技術］
一般に半導体集積回路内のパワートランジスタ
は大電流を必要とすることから実公昭46−28166
号公報にも開示されている如く第１図の等価回路
に示す様に少なくとも２個以上のトランジスタを
半導体基板内に組み込んでそれぞれトランジスタ
のエミツタ電極、ベース電極およびコレクタ電極
を配線層により共通接続してあたかも１個のパワ
ー用トランジスタとして用いられている。
は大電流を必要とすることから実公昭46−28166
号公報にも開示されている如く第１図の等価回路
に示す様に少なくとも２個以上のトランジスタを
半導体基板内に組み込んでそれぞれトランジスタ
のエミツタ電極、ベース電極およびコレクタ電極
を配線層により共通接続してあたかも１個のパワ
ー用トランジスタとして用いられている。
周知のようにパワートランジスタは高出力に耐
えうるようなトランジスタのために、その構造は
必然的に大型になつており、半導体基板表面に形
成される配線層の幅もそれにともない大きいもの
となつている。
えうるようなトランジスタのために、その構造は
必然的に大型になつており、半導体基板表面に形
成される配線層の幅もそれにともない大きいもの
となつている。
またパワートランジスタは大出力を供給できる
ように、エミツタ層・ベース層およびコレクタ層
のそれぞれの層間にパワートランジスタの破壊に
到る二次降伏の原因となる電流集中を妨げる目的
で電極はなるべくエミツタ層上、ベース層上、コ
レクタ層上いつぱいに這わせ、それぞれの電極の
対向長を長くしている。
ように、エミツタ層・ベース層およびコレクタ層
のそれぞれの層間にパワートランジスタの破壊に
到る二次降伏の原因となる電流集中を妨げる目的
で電極はなるべくエミツタ層上、ベース層上、コ
レクタ層上いつぱいに這わせ、それぞれの電極の
対向長を長くしている。
したがつて上述したように一層の電極配線技術
を用いて製造されたパワートランジスタが組み込
まれている半導体集積回路の配線層の占める面積
は大となつていた。
を用いて製造されたパワートランジスタが組み込
まれている半導体集積回路の配線層の占める面積
は大となつていた。
実際この配線層の占める面積はエミツタ層、ベ
ース層、およびコレクタ層が形成されている領域
のそれの約２倍になつている。
ース層、およびコレクタ層が形成されている領域
のそれの約２倍になつている。
このようにパワートランジスタそれ自体の面積
でさえも大きいうえにこの様な配線層を形成する
ことによつてそれ以上の面積になることは半導体
集積回路の集積度向上の面で大きな妨げとなつて
いた。
でさえも大きいうえにこの様な配線層を形成する
ことによつてそれ以上の面積になることは半導体
集積回路の集積度向上の面で大きな妨げとなつて
いた。
［発明の目的］
それ故本発明はこのような欠点を除いたもので
その目的は集積度が向上された半導体集積回路を
提供するとともに、半導体集積回路内にパワー用
トランジスタを構成するに際し、パワー用トラン
ジスタの二次降伏破壊に到る電流集中現象の発生
を防止するに有効で新規なエミツタ電極、ベース
電極および、コレクタ電極の各電極配線構造を提
供せんとするものである。
その目的は集積度が向上された半導体集積回路を
提供するとともに、半導体集積回路内にパワー用
トランジスタを構成するに際し、パワー用トラン
ジスタの二次降伏破壊に到る電流集中現象の発生
を防止するに有効で新規なエミツタ電極、ベース
電極および、コレクタ電極の各電極配線構造を提
供せんとするものである。
［発明の概要］
この目的を達成するための本発明の基本的な構
成は、少なくとも第１導電型単一コレクタ領域
と、該コレクタ領域内に形成された複数の第２導
電型ベース領域と、該複数の第２導電型ベース領
域内にそれぞれ形成された第１導電型エミツタ領
域とからなる半導体基板を具備し、上記複数の第
２導電型ベース領域が互いに電気的に共通接続さ
れ、上記複数の第１導電型エミツタ領域が互いに
電気的に共通接続されることにより構成されたト
ランジスタを少なくとも具備してなる半導体集積
回路装置において、 上記半導体基板一主表面上に第１層絶縁膜が形
成され、 該第１層絶縁膜には上記半導体基板一主表面上
おいて上記複数のエミツタ領域の表面部の大部分
を露出するための複数のエミツタ第１窓開部と、
上記複数ベース領域の表面部の大部分を露出する
ための複数ベース第１窓開部と、上記単一コレク
タ領域の表面部を複数箇所において露出するため
の複数のコレクタ第１窓開部とが形成され、 複数のエミツタ領域に対しそれぞれもしくは共
通にオーミツク接触された複数もしくは単一のエ
ミツタ第１電極層と、複数のベース第１窓開部を
介して複数のベース領域に対し共通にオーミツク
接触された単一ベース第１電極層および複数のコ
レクタ第１窓開部においてコレクタ領域にそれぞ
れオーミツク接触された複数のコレクタ第１電極
層とが第１層電極配線層によりそれぞれ形成さ
れ、 第１層絶縁膜上および上記第１層電極配線層上
には第２層絶縁膜が形成され、該第２層絶縁膜に
は上記複数のコレクタ第１電極層の表面部の少な
くとも一部分を露出するための複数のコレクタ第
２窓開部が少なくとも形成され、 第２層電極配線層により、上記複数のコレクタ
第２窓開を介して上記複数のコレクタ第１電極層
に電気的に共通接続された単一コレクタ第２電極
配線層が少なくとも形成されて成ることを特徴と
する。
成は、少なくとも第１導電型単一コレクタ領域
と、該コレクタ領域内に形成された複数の第２導
電型ベース領域と、該複数の第２導電型ベース領
域内にそれぞれ形成された第１導電型エミツタ領
域とからなる半導体基板を具備し、上記複数の第
２導電型ベース領域が互いに電気的に共通接続さ
れ、上記複数の第１導電型エミツタ領域が互いに
電気的に共通接続されることにより構成されたト
ランジスタを少なくとも具備してなる半導体集積
回路装置において、 上記半導体基板一主表面上に第１層絶縁膜が形
成され、 該第１層絶縁膜には上記半導体基板一主表面上
おいて上記複数のエミツタ領域の表面部の大部分
を露出するための複数のエミツタ第１窓開部と、
上記複数ベース領域の表面部の大部分を露出する
ための複数ベース第１窓開部と、上記単一コレク
タ領域の表面部を複数箇所において露出するため
の複数のコレクタ第１窓開部とが形成され、 複数のエミツタ領域に対しそれぞれもしくは共
通にオーミツク接触された複数もしくは単一のエ
ミツタ第１電極層と、複数のベース第１窓開部を
介して複数のベース領域に対し共通にオーミツク
接触された単一ベース第１電極層および複数のコ
レクタ第１窓開部においてコレクタ領域にそれぞ
れオーミツク接触された複数のコレクタ第１電極
層とが第１層電極配線層によりそれぞれ形成さ
れ、 第１層絶縁膜上および上記第１層電極配線層上
には第２層絶縁膜が形成され、該第２層絶縁膜に
は上記複数のコレクタ第１電極層の表面部の少な
くとも一部分を露出するための複数のコレクタ第
２窓開部が少なくとも形成され、 第２層電極配線層により、上記複数のコレクタ
第２窓開を介して上記複数のコレクタ第１電極層
に電気的に共通接続された単一コレクタ第２電極
配線層が少なくとも形成されて成ることを特徴と
する。
［実施例］
第４図は本発明による半導体集積回路装置の完
成体の要部断面図を示し、同図においてまずＰ型
半導体基板１上に選択的にN+型層２が形成され
ている。そして前記Ｐ型半導体基板１および前記
N+型層２上にはたとえばエピタキシヤル成長に
よりＮ型層３が形成されている。また前記N+型
層２にあるN+型層を電気的に孤立させるために
前記N+型層２の周囲にアイソレーシヨン層であ
るＰ型層４が形成されている。このＰ型層４によ
つて囲まれたＮ型層３の表面にはパワートランジ
スタのベース層となるＰ型層５ａおよび５ｂが形
成されている。そしてこのＰ型層５ａおよび５ｂ
の表面一領域にはエミツタ層となるN+型層６ａ
および６ｂが形成されている。また前記Ｎ型層３
の表面で前記Ｐ型層５ａおよび５ｂ以外の領域に
やはりN+型層７ａ，７ｂおよび７ｃが形成され
ている。これはコレクタ層となるＮ型層３のコン
タクト層になるものである。このように種々の不
純物層が形成された半導体基板１の表面には絶縁
層である酸化膜８が形成され、この酸化膜８は前
記アイソレーシヨン層となるＰ型層４を除いた他
の不純物層上に位置する領域の一部分に孔開けが
されてベース電極９およびコレクタ電極１０が形
成されている。またこれらのベース電極９および
コレクタ電極１０さらには前記酸化膜８上には酸
化膜１１が形成されている。そしてこの酸化膜１
１でエミツタ層であるＮ型層６ａおよび６ｂ上の
領域の一部分には孔開けがされており、ここにエ
ミツタ電極１２が形成され、このエミツタ電極１
２は配線層１３によつて接続されている。
成体の要部断面図を示し、同図においてまずＰ型
半導体基板１上に選択的にN+型層２が形成され
ている。そして前記Ｐ型半導体基板１および前記
N+型層２上にはたとえばエピタキシヤル成長に
よりＮ型層３が形成されている。また前記N+型
層２にあるN+型層を電気的に孤立させるために
前記N+型層２の周囲にアイソレーシヨン層であ
るＰ型層４が形成されている。このＰ型層４によ
つて囲まれたＮ型層３の表面にはパワートランジ
スタのベース層となるＰ型層５ａおよび５ｂが形
成されている。そしてこのＰ型層５ａおよび５ｂ
の表面一領域にはエミツタ層となるN+型層６ａ
および６ｂが形成されている。また前記Ｎ型層３
の表面で前記Ｐ型層５ａおよび５ｂ以外の領域に
やはりN+型層７ａ，７ｂおよび７ｃが形成され
ている。これはコレクタ層となるＮ型層３のコン
タクト層になるものである。このように種々の不
純物層が形成された半導体基板１の表面には絶縁
層である酸化膜８が形成され、この酸化膜８は前
記アイソレーシヨン層となるＰ型層４を除いた他
の不純物層上に位置する領域の一部分に孔開けが
されてベース電極９およびコレクタ電極１０が形
成されている。またこれらのベース電極９および
コレクタ電極１０さらには前記酸化膜８上には酸
化膜１１が形成されている。そしてこの酸化膜１
１でエミツタ層であるＮ型層６ａおよび６ｂ上の
領域の一部分には孔開けがされており、ここにエ
ミツタ電極１２が形成され、このエミツタ電極１
２は配線層１３によつて接続されている。
第５図は半導体基板上の配線層構造を平面的に
透視した図でありベース電極９が形成されこれら
のベース電極９をまとめて配線層１４としてとり
だされている。そしてこの上面には酸化膜１１が
形成されこの面には前記エミツタ電極１２にスル
ホールによつて接続された配線層１３がパワート
ランジスタ形成領域内を走つている。また前記コ
レクタ電極１０にやはりスルホールによつて接続
された配線層１５がパワートランジスタ形成領域
内を走つている。
透視した図でありベース電極９が形成されこれら
のベース電極９をまとめて配線層１４としてとり
だされている。そしてこの上面には酸化膜１１が
形成されこの面には前記エミツタ電極１２にスル
ホールによつて接続された配線層１３がパワート
ランジスタ形成領域内を走つている。また前記コ
レクタ電極１０にやはりスルホールによつて接続
された配線層１５がパワートランジスタ形成領域
内を走つている。
第２図および第３図は本発明の実施例による第
１層絶縁膜と第１電極配線層の構造を説明するた
め、本発明による半導体集積回路装置の製造工程
の途中の構造体の要部切断図および平面図を示し
ている。同図に示すように半導体基板一主表面上
に第１層絶縁膜８が形成され、この第１層絶縁膜
８には基板主表面上において複数のエミツタ領域
６ａ，６ｂの表面部の大部分を露出するための複
数のエミツタ第１コンタクトホールCe1，Ce2と、
複数のベース領域５ａ，５ｂの表面部の大部分を
露出するための複数のベース第１コンタクトホー
ルCb1，Cb2と、単一コレクタ層３内の複数の高
不純物濃度領域７ａ，７ｂ，７ｃの表面部を露出
するための複数のコレクタ第１コンタクトホール
Cc1，Cc2，Cc3とが形成され、第１層電極配線層
により複数のエミツタ第１コンタクトホール
Ce1，Ce2を介して複数のエミツタ領域６ａ，６
ｂに対し共通にオーミツク接触された単一エミツ
タ第１電極層１６と、複数のベース第１コンタク
トホールCb1，Cb2を介して複数のベース領域５
ａ，５ｂに対し共通にオーミツク接触された単一
ベース第１電極層９と、複数のコレクタ第１コン
タクトホールCc1，Cc2，Cc3を介して高不純物濃
度領域７ａ，７ｂ，７ｃにそれぞれオーミツク接
触された複数のコレクタ第１電極層１０とが形成
されている。
１層絶縁膜と第１電極配線層の構造を説明するた
め、本発明による半導体集積回路装置の製造工程
の途中の構造体の要部切断図および平面図を示し
ている。同図に示すように半導体基板一主表面上
に第１層絶縁膜８が形成され、この第１層絶縁膜
８には基板主表面上において複数のエミツタ領域
６ａ，６ｂの表面部の大部分を露出するための複
数のエミツタ第１コンタクトホールCe1，Ce2と、
複数のベース領域５ａ，５ｂの表面部の大部分を
露出するための複数のベース第１コンタクトホー
ルCb1，Cb2と、単一コレクタ層３内の複数の高
不純物濃度領域７ａ，７ｂ，７ｃの表面部を露出
するための複数のコレクタ第１コンタクトホール
Cc1，Cc2，Cc3とが形成され、第１層電極配線層
により複数のエミツタ第１コンタクトホール
Ce1，Ce2を介して複数のエミツタ領域６ａ，６
ｂに対し共通にオーミツク接触された単一エミツ
タ第１電極層１６と、複数のベース第１コンタク
トホールCb1，Cb2を介して複数のベース領域５
ａ，５ｂに対し共通にオーミツク接触された単一
ベース第１電極層９と、複数のコレクタ第１コン
タクトホールCc1，Cc2，Cc3を介して高不純物濃
度領域７ａ，７ｂ，７ｃにそれぞれオーミツク接
触された複数のコレクタ第１電極層１０とが形成
されている。
またこの第２図および第３図においてJebはエ
ミツタベースPN接合、Jbcはベース・コレクタ
PN接合、Jccはコレクタ高不純物濃度領域接合
Jciはコレクタ・アイソレーシヨン領域接合を示
している。
ミツタベースPN接合、Jbcはベース・コレクタ
PN接合、Jccはコレクタ高不純物濃度領域接合
Jciはコレクタ・アイソレーシヨン領域接合を示
している。
さらに第３図に示す様に、各エミツタ領域６
ａ，６ｂの表面部の大部分はエミツタ第１コンタ
クトホールCe1，Ce2を介してエミツタ第１電極
層１６にオーミツク接触し、各ベース領域５ａ，
５ｂの表面部の大部分はベース第１コンタクトホ
ールCb1，Cb2を介してベース第１電極層にオー
ミツク接触しているため、エミツタ・ベースPN
接合Jebを横切つて流れる電流の電流密度はこの
エミツタ・ベースPN接合各部においてほぼ均一
となり、トランジスタの二次降伏破壊に至る電流
集中現象を防ぐことができる。
ａ，６ｂの表面部の大部分はエミツタ第１コンタ
クトホールCe1，Ce2を介してエミツタ第１電極
層１６にオーミツク接触し、各ベース領域５ａ，
５ｂの表面部の大部分はベース第１コンタクトホ
ールCb1，Cb2を介してベース第１電極層にオー
ミツク接触しているため、エミツタ・ベースPN
接合Jebを横切つて流れる電流の電流密度はこの
エミツタ・ベースPN接合各部においてほぼ均一
となり、トランジスタの二次降伏破壊に至る電流
集中現象を防ぐことができる。
また、第４図および５図にもどつて説明する
と、第１層絶縁膜８と第１層電極配線層９，１
０，１６，１７，１４上には第２層絶縁膜１１が
形成され、この第２層絶縁膜１１には複数のコレ
クタ第１電極層１０の表面部の少なくとも一部分
を露出するためのコレクタ第２コンタクトホール
CC1，CC2，CC3とエミツタ第１電極層１６の表
面部の少なくとも一部分を露出するためのエミツ
タ第２コンタクトホールCE1，CE2とが形成され、
第２層電極配線層により、複数のコレクタ第２コ
ンタクトホールCC1，CC2，CC3を介して複数の
コレクタ第１電極層に電気的に共通接続された単
一コレクタ第２電極配線層１５が形成され、複数
のエミツタ第２コンタクトホールCE1，CE2を介
しそれぞれのエミツタ第１電極層１６に電気的に
接続されたエミツタ第２電極配線層１３が形成さ
れている。なお、第５図に示した実施例におい
て、エミツタ第１電極配線層１７は、例えばエミ
ツタ第２コンタクトホールCE1，CE2を拡げてエ
ミツタ第２電極配線層１３とのコンタクト面積を
充分にとるために使用されている。また、「変形
例」の中で述べたような形態で使用される。
と、第１層絶縁膜８と第１層電極配線層９，１
０，１６，１７，１４上には第２層絶縁膜１１が
形成され、この第２層絶縁膜１１には複数のコレ
クタ第１電極層１０の表面部の少なくとも一部分
を露出するためのコレクタ第２コンタクトホール
CC1，CC2，CC3とエミツタ第１電極層１６の表
面部の少なくとも一部分を露出するためのエミツ
タ第２コンタクトホールCE1，CE2とが形成され、
第２層電極配線層により、複数のコレクタ第２コ
ンタクトホールCC1，CC2，CC3を介して複数の
コレクタ第１電極層に電気的に共通接続された単
一コレクタ第２電極配線層１５が形成され、複数
のエミツタ第２コンタクトホールCE1，CE2を介
しそれぞれのエミツタ第１電極層１６に電気的に
接続されたエミツタ第２電極配線層１３が形成さ
れている。なお、第５図に示した実施例におい
て、エミツタ第１電極配線層１７は、例えばエミ
ツタ第２コンタクトホールCE1，CE2を拡げてエ
ミツタ第２電極配線層１３とのコンタクト面積を
充分にとるために使用されている。また、「変形
例」の中で述べたような形態で使用される。
この様に複数のベース領域５ａ，５ｂの周辺に
は複数の高不純物濃度領域７ａ，７ｂ，７ｃが形
成され、コレクタ電極１０が接続されているた
め、コレクタ直列抵抗の抵抗値γcsが低減されて
いる。
は複数の高不純物濃度領域７ａ，７ｂ，７ｃが形
成され、コレクタ電極１０が接続されているた
め、コレクタ直列抵抗の抵抗値γcsが低減されて
いる。
［効果］
以上説明した本発明の実施例によると複数のエ
ミツタ第１電極層１６がエミツタ第１配線層１７
およびエミツタ第２配線層１３により電気的に共
通接続され、複数のベース第１電極層９がベース
第１配線層により電気的に共通接続されているた
め、第１図の等価回路に示した様なエミツタ、ベ
ース・コレクタが共通接続されたパワー用トラン
ジスタを得ることが出来る。
ミツタ第１電極層１６がエミツタ第１配線層１７
およびエミツタ第２配線層１３により電気的に共
通接続され、複数のベース第１電極層９がベース
第１配線層により電気的に共通接続されているた
め、第１図の等価回路に示した様なエミツタ、ベ
ース・コレクタが共通接続されたパワー用トラン
ジスタを得ることが出来る。
［変形例］
上記に説明した本発明の実施例によればエミツ
タ電極の共通接続は第１層電極配線層と第２層電
極配線層とによつて行われているが本発明はこれ
に限定されるものではなく、エミツタ電極の共通
接続は第１層電極配線層か第２層配線層のいづれ
か一方のみによつて行つても良い。
タ電極の共通接続は第１層電極配線層と第２層電
極配線層とによつて行われているが本発明はこれ
に限定されるものではなく、エミツタ電極の共通
接続は第１層電極配線層か第２層配線層のいづれ
か一方のみによつて行つても良い。
このように多層配線構造にすることによつて従
来、パワートランジスタ形成領域外に形成された
配線層をパワートランジスタ形成領域内に形成で
きるので集積度の向上が計れる。
来、パワートランジスタ形成領域外に形成された
配線層をパワートランジスタ形成領域内に形成で
きるので集積度の向上が計れる。
本実施例ではＰ型半導体基板面に半導体集積回
路を形成しているが、Ｎ型半導体基板面に形成し
てもよい。ただしこの場合不純物層の導電型は全
て逆にする必要があることはもちろんである。
路を形成しているが、Ｎ型半導体基板面に形成し
てもよい。ただしこの場合不純物層の導電型は全
て逆にする必要があることはもちろんである。
さらに本実施例では配線層間に介存される絶縁
膜は二酸化シリコン膜であるが、これに限らず絶
縁性樹脂あるいはPSG（燐シリケートガラス）、
BSG（ボロンシリケートガラス）などでもよい。
膜は二酸化シリコン膜であるが、これに限らず絶
縁性樹脂あるいはPSG（燐シリケートガラス）、
BSG（ボロンシリケートガラス）などでもよい。
第１図は半導体集積回路内に構成されるパワー
用トランジスタの等価回路を示し、第２図および
第３図は本発明による半導体集積回路装置の製造
工程の途中の構造体の要部断面図および平面図を
示し、第４図および第５図は本発明による半導体
集積回路装置の完成体の要部断面図および平面図
を示す。 １……Ｐ型半導体基板、２，６ａ，６ｂ，７
ａ，７ｂ，７ｃ……N+型層、３……Ｎ型層、４，
５ａ，５ｂ……Ｐ型層、８……第１層絶縁膜、１
１……第２層絶縁膜、９……ベース第１電極層、
１４……ベース第１配線層、１６……エミツタ第
１電極層、１７……エミツタ第１配線層、１０…
…コレクタ第１電極層、１３……エミツタ第２配
線層、１５……コレクタ第２配線層。
用トランジスタの等価回路を示し、第２図および
第３図は本発明による半導体集積回路装置の製造
工程の途中の構造体の要部断面図および平面図を
示し、第４図および第５図は本発明による半導体
集積回路装置の完成体の要部断面図および平面図
を示す。 １……Ｐ型半導体基板、２，６ａ，６ｂ，７
ａ，７ｂ，７ｃ……N+型層、３……Ｎ型層、４，
５ａ，５ｂ……Ｐ型層、８……第１層絶縁膜、１
１……第２層絶縁膜、９……ベース第１電極層、
１４……ベース第１配線層、１６……エミツタ第
１電極層、１７……エミツタ第１配線層、１０…
…コレクタ第１電極層、１３……エミツタ第２配
線層、１５……コレクタ第２配線層。
Claims (1)
- 【特許請求の範囲】 １ 少なくとも第１導電型単一コレクタ領域と、
該コレクタ領域内に形成された複数の第２導電型
ベース領域と、該複数の第２導電型ベース領域内
にそれぞれ形成された第１導電型エミツタ領域と
からなる半導体基板を具備し、上記複数の第２導
電型ベース領域が互いに電気的に共通接続され、
上記複数の第１導電型エミツタ領域が互いに電気
的に共通接続されることにより構成されたトラン
ジスタを少なくとも具備してなる半導体集積回路
装置において、 上記半導体基板一主表面上に第１層絶縁膜が形
成され、 該第１層絶縁膜には上記半導体基板一主表面上
おいて上記複数のエミツタ領域の表面部の大部分
を露出するための複数のエミツタ第１窓開部と、
上記複数ベース領域の表面部の大部分を露出する
ための複数ベース第１窓開部と、上記単一コレク
タ領域の表面部を複数箇所において露出するため
の複数のコレクタ第１窓開部とが形成され、 複数のエミツタ領域に対しそれぞれもしくは共
通にオーミツク接触された複数もしくは単一のエ
ミツタ第１電極層と、複数のベース第１窓開部を
介して複数のベース領域に対し共通にオーミツク
接触された単一ベース第１電極層および複数のコ
レクタ第１窓開部においてコレクタ領域にそれぞ
れオーミツク接触された複数のコレクタ第１電極
層とが第１層電極配線層によりそれぞれ形成さ
れ、 第１層絶縁膜上および上記第１層電極配線層上
には第２層絶縁膜が形成され、該第２層絶縁膜に
は上記複数のコレクタ第１電極層の表面部の少な
くとも一部分を露出するための複数のコレクタ第
２窓開部が少なくとも形成され、 第２層電極配線層により、上記複数のコレクタ
第２窓開部を介して上記複数のコレクタ第１電極
層に電気的に共通接続された単一コレクタ第２電
極配線層が少なくとも形成されて成ることを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7423085A JPS60227471A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7423085A JPS60227471A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60227471A JPS60227471A (ja) | 1985-11-12 |
| JPS6352473B2 true JPS6352473B2 (ja) | 1988-10-19 |
Family
ID=13541160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7423085A Granted JPS60227471A (ja) | 1985-04-10 | 1985-04-10 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60227471A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0317624U (ja) * | 1989-06-30 | 1991-02-21 | ||
| JP2003045882A (ja) | 2001-07-27 | 2003-02-14 | Nec Corp | 半導体装置及びその設計方法 |
-
1985
- 1985-04-10 JP JP7423085A patent/JPS60227471A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60227471A (ja) | 1985-11-12 |
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