JPH0236558A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体技術さらにはバイポーラデバイスに適
用して特に有効な技術に関するもので。

例えば、ＭＩＳ容量を持つバイポーラデバイスに利用し
て有効な技術に関するものである。

［従来の技術］ ＭＯ８容量は従来、独立の島内に形成されていたが、こ
のように独立の島内にＭＯ３容量を形成する場合には、
該島を区画するためのアイソレーシミンを必要とするた
め、必然的に素子サイズが大きくなってしまうという問
題があった。そこで、現在では、ＭＯ８容量を電源島中
に配置することも５４行なわれている。

ところで、ＭＯ８容量を電源島中に形成する場合、第１
１図に示されるように、Ｎ“型埋込層２を持つＰ型シリ
コン基板１上に形成されたＮ型エピタキシ、ヤルＮ３か
らなる電源島内にＰ型半導体領域４を形成し、さらにそ
の内側にＭＯＳ容量の下部電極を構成するＮ型半導体領
域５を形成し、さらにその上面に酸化膜６を介して上部
電極であるＡＱｆｌ極７を形成していた。また、下部電
極を構成するＮ型半導体領域５とＰ型半導体領域４とは
同電位となるようにＡＱ配線８によって１箇所で短絡し
ていた（第１２図）。なお、第１１図および第１２図に
おいて符号９は電源島内に形成されたＰ型半導体領域か
らなる抵抗を表している。

なお、上記したＭＯＳ容量を独立の島内に形成するもの
は１例えば、特開昭６２−８１７４７号公報に記載され
ている。

［発明が解決しようとする課題］ しかしながら、上記従来技術では以下のような問題点が
あった。

即ち、上記半導体装置によれば、Ｐ半導体領域４内にＮ
型半導体領域５が形成されているため、Ｐ型半導体領域
４はピンチされ高抵抗となっている。したがって、ＭＯ
Ｓ容量の近くに例えば飽和ＮＰＮトランジスタがある場
合電源島内に寄生サイリスタが発生する危険性があった
。つまり５通常はｖｃｃの電位を持つエピタキシャル層
３の電位が飽和ＮＰＮトランジスタの存在によって下が
り、Ｖｃｃに繋がる抵抗９をエミッタ、上記エピタキシ
ャル層３をベース、ＭＯＳ容量のＰ型半導体領域４をコ
レクタとする寄生ＰＮＰトランジスタＱ、（第１３図）
が形成される。一方、Ｐ型半導体領域４は上記のように
高抵抗（第１３図に示すＲが高抵抗）になっていること
から、該Ｐ型半導体領域４内には電位勾配が生じ易くな
っている。

その結果、上記Ｐ型半導体領域４およびＮ型半導体領域
５のＰＮ接合が順バイアスされてＰＮＰＮ接合が形成さ
れて第１３図に示すような寄生サイリスタが形成される
。その結果、過大電流が流れて半導体装置の特性劣化が
生じ、半導体装置の信頼性の劣化が惹起されることにな
る。

本発明は、かかる点に鑑みなされたもので、寄生サイリ
スタの発生を防止することのできる構造を持つ信頼性の
高い半導体装置を提供することを目的としている。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本顕において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

第１の発明は、Ｐ型半導体領域内に下部電極を構成する
Ｎ型半導体領域を形成したＭＩＳ容量を備えた半導体装
置において、上記Ｐ型半導体領域の外側にそれより高濃
度のＰ＋型半導体領域を連設したものである。

また、第２の発明は、Ｐ型半導体領域内に下部電極を構
成するＮ型半導体領域を形成したＭＩＳ容量を備えた半
導体装置において、上記Ｎ型半導体領域と上記Ｐ型半導
体領域とを上記Ｐ型半導体領域より低抵抗な配線でもっ
て広い範囲で短絡させたものである。

また、第３の発明は、Ｐ型半導体領域内に下部Ｍ１極を
構成するＮ型半導体領域を形成したＭＩＳＦＥＴを備え
た半導体装置において、電源島内のＭＩＳ容量近傍に設
けられる半４体領域をＮ型半導体領域によって構成した
ものである。

第４の発明はＭＴＳ容量下部にＰ型基板に到達するＰ型
半導体領域を形成することにより、構成したものである
。

［作用］ 上記第１の発明によれば、Ｐ型半導体領域の外側にそれ
より高濃度のＰ４型型半体領域を連設したので、上記Ｐ
型半導体領域内に電位勾配が形成されにくくなり、該Ｐ
型半導体領域内の′に位が略同電位に保持されるという
作用によって、上記１）型半導体領域と上記Ｎ型半導体
領域とが順バイアスされなくなり、寄生サイリスタの発
生が効果的に防止され、半導体装置の信頼性が向上され
ることになる。

また、第２の発明によれば、Ｎ型半導体領域と上記Ｐ型
半導体領域とを上記Ｐ型半導体領域より低抵抗の配線に
よって広い範囲で短絡させたので。

上記Ｐ型半導体領域内に電位勾配が形成されにくくなり
、該Ｐ型半導体領域内の電位が略同電位に保持されると
いう作用によって、上記Ｐ型半導体領域と上記Ｎ型半導
体領域とが順バイアスされなくなり、寄生サイリスタの
発生が効果的に防止され、半導体装置の信頼性が向上さ
れることになる。

また、第３の発明によれば、電源島内のＭＩＳ容量近傍
に設けられる半導体領域をＮ型半導体領域によって構成
し高電位に保持したたので、寄生サイリスタそのものが
構成されなくなるという作用によって、その結果半導体
装置の信頼性の向上が図れることになる。

また、第４の発明によればＰ型基板に到達するＰ型半導
体領域を形成することにより、Ｐ型半導体領域が基板電
位に保持され、Ｎ型半導体領域と逆バイアスになり、サ
イリスタの発生が防止できることになる。

［実施例］ 以下１本発明に係る半導体装置の実施例を図面に基づい
て説明する。

第１図および第２図には第１の実施例の半導体装置が示
されている。

第１図において符号１１はＮ＋型埋込Ｍ１２が形成され
たＰ型シリコン基板を表しており、このシリコン基板１
１上全面には電源島を構成するＮ型エピタキシャルＭ１
３が形成されている。そして、このエピタキシャル層１
３内にはＰ＋型半導体領域１４ａが形成され、さらにそ
の内側にはＰ１型型半体領域１４ａよりも不純物濃度の
低いＰ型半導体領域１４ｂが形成されている。このうち
Ｐ型半導体領域１４ｂは通常のＮＰＮ型トランジスタの
ベース不純物濃度と同程度の不純物濃度となっている。

また、Ｐ型半導体領域１４ｂの内側には下部電極を構成
するＮ型半導体領域１５が形成され、上記Ｐ型半導体領
域１４ｂとこのＮ型半導体領域１５とは第２図に示すよ
うにＡＱ配線１６によって１箇所で短絡されている。ま
た、上記Ｎ型半導体領域１５上には酸化膜１７を介して
上部電極であるＡＱ電極１８が形成されている。なお、
第１図および第２図において符号１９はＰ型半導体領域
からなる抵抗を表している。

上記のようにＰ＋型半導体領域１４ａの内側にそれより
も不純物濃度の低いＰ型半導体領域１４ｂを形成するに
あたっては１例えばラテラルＰＮＰトランジスタの形成
のための拡散の際にＰ＋型半導体領域１４　ａを形成し
、通常のＮＰＮトランジスタのベース拡散の際にＰ型半
導体領域１４ｂを形成するようにすれば良い。

上記のように構成された半導体装置によれば、Ｐ型半導
体領域１４ｂの外側にそれよりも抵抗の低いＰ＋型半導
体領域１４ａが位置しているので、Ｐ型半導体領域１４
ｂ内に電位勾配が生じにくくなり、Ｐ型半導体領域１４
ｂ内が実質的に同電位に保持されるという作用によって
、Ｐ型半導体領域１４ｂとＮ型半導体領域１５とのＰＮ
接合が順バイアスされなくなり、寄生サイリスタの発生
が防止され、その結果、半導体装置の信頼性が向上され
ることになる。

また、第３図には本発明に係る半導体装置の第２の実施
例が示されている。

この実施例の半導体装置が第１の実施例の半導体装置と
異なる点は、Ｐ＋型半導体領域１４ａがＰ型半導体領域
１４ｂの外側全域に亘ってではなくそのＰ型半導体領域
１４ｂの外周部にのみ形成されている点である。その他
の構成については第１の実施例の半導体装置と略同様な
構成となっているので、第１の実施例の半導体装置と同
一部材については同一符号を付してその説明は省略する
。

この第２の実施例によっても第１の実施例と同様の効果
を得ることができる。

なお、Ｐ＋型半導体領域１４ａをＰ型半導体領域１４ｂ
外側の電極部を除いた部分に形成するようにしても第１
の実施例と同様の効果を得ることができる。また、Ｐ＋
型半導体領域１４ａを設けずに、Ｐ型半導体領域１４ｂ
の幅を拡げて該Ｐ型半導体領域１４ｂの抵抗を低めるこ
とによっても同様の効果を得ることができる。

次に、本発明に係る半導体装置の第３の実施例を第４図
を用いて説明する。

この第３の実施例の半導体装置が第１の実施例の半導体
装置と異なる点は、Ｐ＋型半導体領域１４ａがシリコン
基板１１にまで達している点、その構成を実現するため
に電源島内にＮ型埋込層１２が設けられていない点であ
る。その他の構成については第１の実施例の半導体装置
と略同様な構成となっているので、第１の実施例の半導
体装置と同一部材については同一符号を付してその説明
は省略する。なお、第４図において符号２１は電源島を
区画分にするためのアイソレーション用の拡散層を表し
ている。

この第３の実施例の半導体装置によっても第１の実施例
と同様の効果を得ることができるが、この第３の実施例
の半導体装置によればＰ＋型半導体領域１４ａがシリコ
ン基板１１にまで達しているので少なくともＰ型半導体
領域１４ｂとＮ型半導体領域１５とが順バイアスされな
いように基板バイアスをＯｖに固定しておくことが必要
となる。

また１本発明に係る半導体装置の第４の実施例が第５図
に示されている。

この第４の実施例の半導体装置が上記第３の実施例のそ
れと異なる点は、Ｐ型半導体領域１４ｂの外側に連設さ
れてＰ型シリコン基板２１にまで達するＰ＋型半導体領
域１４ａがＰ型半導体領域１４ａの下側中央部分に形成
されている点である。

その他の構成については第３の実施例の半導体装置と略
同様な構成となっているので、第３の実施例の半導体装
置と同じ部材については同一符号を付してその説明は省
略する。

この第４の実施例の半導体装置によっても第３の実施例
の半導体装置と同様の効果を得ることができる。

また、第６図および第７図は本発明に係る半導体装置の
第５の実施例を示している。

この第５の実施例の半導体装置が第１の実施例のそれと
異なる点は、Ｐ＋型半導体領域１４ａが設けられていな
い点、半導体領域１４ｂとＮ型半領域１５とがＡＱ配線
１６によって２箇所で短絡されている点である。その他
の構成については第１の実施例の半導体装置と略同様な
構成となっているので、第１の実施例の半導体装置と同
一部材については同一符号を付してその説明は省略する
。

上記のように構成された半導体装置によれば、Ｐ型半導
体領域１４ｂよりも抵抗の低いＡＱ配線１６でもって広
い範囲でＰ型半導体領域１４ｂとＮ型半導体領域１５と
を短絡させているので、Ｐ型半導体領域１４ｂ内に電位
勾配が生じにくくなり、Ｐ型半導体領域１４ｂ内が実質
的に同電位に保持されるという作用によって、Ｐ型半導
体領域１４ｂとＮ型半導体領域１５とのＰＮ接合が頭バ
イアスされなくなり、寄生サイリスタの発生が防止され
、その結果、半導体′４Ａ置の信頼性が向上されること
になる。

また、第８図は本発明に係る半導体装置の第６の実施例
を表している。

この第６の実施例の半導体装置が第５の実施例のそれと
異なる点は、Ｎ型半導体領域１５がその全周でもってＰ
型半導体領域１４ｂと短絡されている点である。

この実施例によれば、Ｐ型半導体領域１４ｂとＮ型半導
体領域１５との短絡面積がさらに増すので第５の実施例
の場合に比べてさらに信頼性の向上が図れることになる
。

なお、第９図に示す第７の実施例のようにく字状にＰ型
半導体領域１４ｂとＮ型半導体領域１５とを短絡させる
ようにしても良い。

第１０図には第８の実施例の半導体装置が示されている
。

この第８の実施例の半導体装置が第１の実施例の半導体
装置と異なる点は、Ｐ＋半導体領域１４ａが設けられて
いない点、および近傍にＮ型半導体領域１９を設けた点
である。

この第８の実施例の半導体装置によれば寄生サイリスタ
を構成するＰ型半導体領域がないので寄生サイリスタの
発生が防止され、その結果、半導体装置の信頼性が向上
されることになる。なお、この場合、上記Ｎ型半導体領
域１９にＶｃｃを印加して、エピタキシャル層１３の電
位をＶｃｃに吊ればエピタキシャル層１３とＰ型半導体
領域１４ｂには逆バイアスが加わり、ここでも寄生サイ
リスタを構成する１つのＰＮ接合がカットオフされるこ
とになる。

以上本発明の実施例を具体的に説明したが１本発明はか
かる実施例に限定されたものではなく、上記実施例同士
を適宜組合わせて用いることも可能である。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

上記第１の発明によれば、Ｐ型半導体領域の外側にそれ
より高濃度のＰ型半導体領域を連設したので、Ｐ型半導
体領域の抵抗が全体として低下し、Ｐ型半導体領域の電
位勾配がなくなり、寄生サイリスタの発生が効果的に防
止され、半導体装置の信頼性の向上が図れることになる
。

また、第２の発明によれば、Ｎ型半導体領域と上記Ｐ型
半導体領域とが該Ｐ型半導体領域より低抵抗の配線によ
って広い範囲で短絡されているので、Ｐ型半導体領域内
に電位勾配がなくなり、寄生サイリスタの発生が効果的
に防止され、半導体装置の信頼性の向上が図れることに
なる。

また、第３の発明によれば、電源島内のＭＩＳ容量近傍
に設けられる半導体領域をＮ型半導体領域によって構成
したので、寄生サイリスタそのものが構成されなくなり
、その結果半導体装置の信頼性の向上が図れることにな
る。

第４の発明によればＰ型基板に到達するＰ型半導体領域
を形成することにより、Ｐ型半導体領域が基板電位に保
持され、Ｎ型半導体領域と逆バイアスになり、サイリス
タの発生が防止できることになる。

【図面の簡単な説明】

第１図は本発明に係る半導体装置の第１の実施例の要部
を示す縦断面図。 第２図は第１図の半導体装置の要部のレイアウトを示す
平面図、 第３図は本発明に係る半導体装置の第２の実施例の要部
を示す縦断面図、 第４図は本発明に係る半導体装置の第３の実施例の要部
を示す縦断面図、 第５図は本発明に係る半導体装置の第４の実施例の要部
を示す縦断面図、 第６図は本発明に係る半導体装置の第５の実施例の要部
を示す縦断面図、 第７図は第６図の半導体装置の要部のレイアウトを示す
平面図、 第８図は本発明に係る半導体装置の第６の実施例の要部
のレイアウトを示す平面図、 第９図は本発明に係る半導体装置の第７の実施例の要部
のレイアウトを示す平面図、 第１０図は本発明に係る半導体装置の第８の実施例の要
部を示す縦断面図。 第１１図は従来の半導体装置の一部を示す縦断面図、 第１２図は第１１図の半導体装置のレイアウトを示す平
面図、 第１３図は寄生サイリスタの等価回路図である。 １１・・・・シリコン基板、１３・・・・エピタキシャ
ル層、１４ａ・・・・Ｐ＋型半導体領域、１４ｂ・・・
・Ｐ型半導体領域、１５・・・・Ｎ型半導体領域、１６
・・・・ＡΩ配線、１７・・・・酸化膜、１８・・・・
ＡＱ電極。 第 図 第 図 第 図 第 図 ／Ｃ 第 図 第 図 第 図 ／ψ工 第 図 第 図 Ｚ

Claims (1)

1. 【特許請求の範囲】 １、Ｐ型シリコン基板上に形成されたＮ型エピタキシャ
   ル層からなる島内にＰ型半導体領域を形成すると共に、
   該Ｐ型半導体領域内に下部電極を構成するＮ型半導体領
   域を形成し、さらに該Ｎ型半導体領域の上面に絶縁膜を
   介して上部電極を形成することによって構成されるＭＩ
   Ｓ容量を備えた半導体装置において、上記Ｐ型半導体領
   域の外側にそれより高濃度のＰ型゛半導体領域を連設し
   たことを特徴とする半導体装置。 ２、上記Ｎ型半導体領域と上記Ｐ型半導体領域とが上記
   Ｐ型半導体領域の抵抗より低抵抗の配線によって広い範
   囲で短絡されていることを特徴とする特許請求の範囲第
   １項記載の半導体装置。 ３、上記島内のＭＩＳ容量近傍に設けられ外部端子に繋
   がる半導体領域をＮ型半導体領域によって構成し高電位
   に保持することを特徴とする特許請求の範囲第１項記載
   の半導体装置。 ４、上記ＭＩＳ容量の下部にＰ型シリコン基板に到達す
   るＰ型半導体領域を形成することを特徴とする特許請求
   の範囲第３項記載の半導体装置。