JPS6230703B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、NPNトランジスタのコレクタに
対する保護対策の施された半導体装置の製造方法
に関する。

従来より、モノリシツクバイポーラ集積回路装
置におけるNPNトランジスタのコレクタ出力
端、特にオープンコレクタ出力端には、プラスお
よびマイナスサージに対する保護対策を施すこと
が要求され、マイナスサージに対しては、第１図
に示すように、マイナスサージに対して順方向と
したダイオード１５を介して、出力NPNトラン
ジスタ１０の出力端となるコレクタ１３を接地電
源に接続する。すなわち、出力端１４に接続され
た負荷より発生したマイナスサージ電圧をほぼ接
地電位すなわちマイナスダイオード１５の順方向
電圧となる電位にクランプするものである。

このマイナスサージに対する保護対策は、モノ
リシツクバイポーラの集積回路において、特別の
占有面積を取る必要がなく構成することができ
る。すなわち、シリコンのチツプ上に形成された
出力NPNトランジスタにおいて、そのコレクタ
コンタクト部となるボンデイングパツドの下のＮ
形領域に高濃度のＮ形不純物の拡散（例えばエミ
ツタ拡散）を行なえばよい。このようにすると、
アイソレイシヨンP⁺領域が接地電位に設定され
ているためにアノードを接地され、カソードをコ
レクタに接続された状態のダイオードが形成され
るものである。

一方、プラスサージに対する保護は、例えば第
２図に示すように、出力NPNトランジスタ１０
のコレクタ１３は低抵抗１６を直列に介して負荷
の接続されるべき出力端１４に接続する。ここで
は、負荷側で生じたプラスサージ電流を低抵抗１
６で制限し、トランジスタ１０のコレクタを保護
するようになつている。

このサージ保護のための抵抗１６の集積回路に
おける構造例を第３図Ａおよび第３図ｂに示す。
第３図ａはベース拡散抵抗を利用したもので、Ｐ
形シリコン基板１の表面にＮ形エピタキシヤル層
２を成長させ、さらにその表面よりＰ形不純物を
拡散して形成したアイソレイシヨンP⁺領域３
ａ，３ｂを設けてある。このアイソレイシヨン
P⁺領域３ａ，３ｂによつて囲まれたＮ形エピタ
キシヤル層の島２ａの中に、Ｐ形不純物を拡散
し、ベース拡散領域４を設け、そのベース拡散領
域４内に適当な間隔をもつて形成された電極部５
ａ，５ｂをパターニングして設ける。このように
して、電極部５ａ，５ｂ間のベース拡散領域４を
抵抗体とするものである。

第３図ｂは、エミツタ拡散抵抗を利用したもの
で、上記と同様に形成された島２ａにＰ形不純物
を拡散（ベース拡散）し、この拡散によつて形成
されたＰ形領域４の上からＮ形不純物の拡散（エ
ミツタ拡散）を行ない、このようにして形成され
たエミツタ拡散領域６の両端部に電極５ａ，５ｂ
をパターニングして設け、この電極５ａ，５ｂの
間のエミツタ拡散領域６を抵抗とするものであ
る。

このように抵抗を出力トランジスタのコレクタ
に直列に播入する保護対策は、抵抗を形成するた
めの専用のスペースを集積回路中に取る必要があ
る。

第４図は、ダイオードを利用したプラスサージ
に対する保護回路の一例で、出力トランジスタ１
０の出力端１４となるコレクタ１３とプラス電源
ラインとの間に保護用のダイオード１７をプラス
サージに対して順方向となるように接続する。こ
のダイオード１７は、プラス電源電圧およびダイ
オード１７の順方向電圧をそれぞれＶ_CC、Ｖ_Fと
すると、出力端１４の端子電圧が「Ｖ_CC＋Ｖ_F」
を超えないようにサージ電圧をクランプするもの
である。このダイオード１７の集積回路における
構造は第５図に示すようになる。

すなわち、島２ａにＰ形不純物を拡散し、ダイ
オード１７のアノードとなるＰ形領域７を形成
し、このＰ形領域７より適当な間隔をもつて、ダ
イオード１７のカソードとなるＮ形領域８を形成
する。そして、上記Ｐ形領域７とＮ形領域８のそ
れぞれに電極９ａ，９ｂをパターニングし、それ
ぞれダイオードのアノード側電極、カソード側電
極とするものである。

このように、第４図に示す回路としても、プラ
スサージ保護用ダイオード１７の専用の面積を集
積回路中に取る必要がある。また、上記２例のサ
ージに対する保護対策は、単にチツプ上で一定の
面積を占有して保護用の抵抗１６やダイオード１
７を形成する必要があるばかりでなく、第２図で
示した上記第１の対策は、例えば出力トランジス
タ１０の負荷がタンク回路の場合、サージ保護用
の抵抗１６によつてＱが低下してしまい、単なる
抵抗負荷が接続される場合でも、保護用抵抗１６
によつてトランジスタ１１のゲインが影響を受け
る欠点がある。さらに、モノリシツク集積回路上
に形成される抵抗は、抵抗値にバラツキが多く、
このバラツキを許容できない場合がある。

さらに、第４図で示した上記第２の対策では、
トランジスタ１０の出力端１４に接続される負荷
がＬ負荷などの場合、電源電圧Ｖ_CC以上の電圧で
動作できないなどの欠点があつた。

この発明は上記のような点に鑑みなされたもの
で、コレクタを出力とするNPNトランジスタの
プラスサージに対する保護を、チツプ上に保護対
策専用の面積を占有することなく実現する半導体
装置の製造方法を提供しようとするものである。

以下図面を参照して、この発明の一実施例を製
造過程に基づき説明する。まず第６図ａに示すよ
うに、Ｐ形不純物をドープしたシリコン基板１８
を構成し、このシリコン基板１８の表面にシリコ
ン酸化膜を形成して写真蝕刻法を用いてパターニ
ングし、パターニングされた部分にＮ形不純物を
熱拡散させ、上記シリコン酸化膜を除去して第６
図ｂに示すようなN⁺埋込層１９を形成する。

そして、第６図ｃに示すようにその表面にＮ形
エピタキシヤル層２０を成長させる。このＮ形エ
ピタキシヤル層２０には、パターニング手段を用
いてＰ形不純物を熱拡散し、第６図ｄに示すよう
なアイソレイシヨンP⁺領域２１ａ，２１ｂを形
成する。このアイソレイシヨンP⁺領域２１ａ，
２１ｂは、一般のトランジスタにおける場合と異
なり、図中破線で囲まれた部分２２ａ，２２ｂに
示すように、Ｐ形シリコン基板１８に達する付近
でN⁺埋込層１９と接する部分が形成されてい
る。

このようにして、アイソレイシヨンP⁺領域２
１ａ，２１ｂ形成後、ベース拡散およびエミツタ
拡散を行ない第６図ｅに示すようなNPNトラン
ジスタ構造を形成する。ここで、２２，２３，２
４は順にベース、エミツタ、コレクタとなる。な
お図では酸化シリコン膜、電極などは省略してあ
る。

上記のようにして形成されたNPNトランジス
タを模式的に示したものが第７図である。前述し
たように、アイソレイシヨンP⁺拡散領域がシリ
コン基板１８に達する付近で、N⁺埋込層１９と
アイソレイシヨンP⁺領域２１ａ，２１ｂとが接
触している。また、一般にアイソレイシヨンP⁺
領域２１ａ，２１ｂは接地されており、従つて、
図中破線で囲む部分２２ａ，２２ｂのPN接合
は、アノードを接地され、カソードがトランジス
タのコレクタに接続されたツエナーダイオードと
なる。すなわち、この第７図に示した構造の集積
回路の等価回路は第８図に示すようになる。この
ツエナーダイオード２２のツエナー電圧は、PN
接合境界面近傍の不純物濃度で決定されるので、
N⁺埋込層１９とアイソレイシヨンP⁺拡散領域２
１ａ，２１ｂの不純物濃度を適当に選ぶことによ
り、「5V」から「50V」程度の範囲内で比較的精
度良くツエナー電圧を選択することができる。

従つて、ツエナー電圧を適当な値に設定すれ
ば、NPNトランジスタのコレクタ端子１４にプ
ラスサージが入力しても、ベース・コレクタ間の
水平方向の空乏層がコレクタコンタクト部のｎ形
領域に達するより以前にこのツエナーダイオード
２２のブレークダウンが生じ、サージ電流を接地
側に吸収する。しかも、マイナスサージに対して
も、ツエナーダイオード２２の順方向電流として
吸収する。

すなわち、NPNトランジスタ１０のサージ電
圧からの保護作用をするツエナーダイオード２２
は、NPNトランジスタ１０のN⁺埋込層１９と、
アイソレイシヨンP⁺領域２１ａ，２１ｂを利用
して構成される。従つて保護用ダイオード専用の
スペースをチツプ上に取らずに、サージに対する
保護を施してないトランジスタと同じ占有面積で
保護用ツエナーダイオード付のトランジスタを構
成できる。

第９図は他の実施例を示すもので、シリコン基
板１８にN⁺埋込層１９を形成すると同時に、こ
のN⁺埋込層１９の縁部にＰ形不純物を拡散さ
せ、高濃度のP⁺埋込領域２３ａ，２３ｂを形成
しておき、この後、前実施例と同様の工程によつ
てNPNトランジスタを形成したものである。す
なわち、アイソレイシヨンP⁺領域形成工程の熱
処理時に、さきに埋込んであつたP⁺埋込領域２
３ａ，２３ｂのＰ形不純物を拡散させ、Ｎ形エピ
タキシヤル層２０の表面から拡散形成されるアイ
ソレイシヨンP⁺領域２１ａ，２１ｂとP⁺埋込領
域２３ａ，２３ｂとを一体化させ、ツエナーダイ
オード２２の接地されたアノード部を形成する。
そして、N⁺埋込層１９をコレクタに接続された
ツエナーダイオード２２のカソードとするもので
ある。

このようなツエナーダイオードを用いたNPN
トランジスタの保護対策は、上記のようなチツプ
上での占有面積上の利点ばかりでなく、つぎのよ
うな利点がある。まず、出力のコレクタに第２図
で示したような抵抗１６が直列に存在しないため
に、タンク回路などを接続してもＱを下げること
がない。そして、保護の限界電圧として、「5V」
から「50V」程度のツエナー電圧を任意に設定で
き、目的に合わせた保護対策を施こすことができ
る。同様に、Ｌ負荷などを接続して、集積回路の
プラス電源電圧Ｖ_CC以上のコレクタ電圧でトラン
ジスタを動作させることも可能であり、また、マ
イナスサージに対しても有効とすることができ
る。

以上のように、この発明によれば、例えばバイ
ポーラ集積回路チツプにおけるNPNトランジス
タのN⁺埋込層と、そのアイソレイシヨンP⁺領域
とを接触させることにより、プラスサージ吸収用
ツエナーダイオードをその専用の面積をチツプ上
で取ることなくNPNトランジスタのコレクタ回
路に形成することができ、効果的にプラス、さら
にマイナスのサージ電圧に対する保護効果を有す
る半導体装置の製造方法が得られるものである。

【図面の簡単な説明】

第１図および第２図は従来のサージ保護回路を
説明する回路図、第３図ａ，ｂはそれぞれ上記保
護回路を有する半導体装置の構造を示す図、第４
図は従来のプラスサージ保護回路を説明する回路
図、第５図はこの保護回路を有する半導体装置の
構造を示す図、第６図ａ〜ｅはこの発明の一実施
例に係る半導体装置の製造方法を説明する図、第
７図はその構造を示す図、第８図はその等価回路
を示す回路図、第９図はこの発明の他の実施例を
説明する構造図である。 １０……NPNトランジスタ、１８……Ｐ形シ
リコン基板、１９……N⁺埋込層、２０……N⁺エ
ピタキシヤル層、２１ａ，２１ｂ……アイソレイ
シヨンP⁺領域、２２，２２ａ，２２ｂ……ツエ
ナーダイオード、２３ａ，２３ｂ……P⁺埋込領
域。

Claims (1)

【特許請求の範囲】
1. １ Ｐ形シリコン基板の表面領域にN⁺埋込層と
   なる高濃度のN⁺形不純物領域を形成する工程
   と、上記シリコン基板上にＮ形シリコンエピタキ
   シヤル層を形成する工程と、上記N⁺埋込層の端
   部上の上記Ｎ形エピタキシヤル層にシリコン基板
   に達する付近でこのN⁺埋込層と接するアイソレ
   イシヨンP⁺領域を形成する工程と、このアイソ
   レイシヨンP⁺領域で分離された素子領域内の上
   記シリコンエピタキシヤル層中にP⁺形不純物層
   から成るベース領域を形成する工程と、このベー
   ス領域内にＮ形不純物層から成るエミツタ領域を
   形成する工程とを具備し、上記アイソレイシヨン
   P⁺領域と上記N⁺埋込層との接合面でプラスサー
   ジ吸収用ツエナーダイオードを形成することを特
   徴とする半導体装置の製造方法。