JPH11168181A - 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 - Google Patents
静電放電の保護回路、これを備えるトランジスタおよび半導体素子Info
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- JPH11168181A JPH11168181A JP10267875A JP26787598A JPH11168181A JP H11168181 A JPH11168181 A JP H11168181A JP 10267875 A JP10267875 A JP 10267875A JP 26787598 A JP26787598 A JP 26787598A JP H11168181 A JPH11168181 A JP H11168181A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【課題】 静電放電が発生すると、寄生ウェルから基板
電流が流れて寄生NPNトランジスタが励磁され、ラッ
チアップを引き起こし、また、寄生ウェルのキャパシタ
ンスは、アンテナ効果をもたらすと共に、スイッチング
形式の妨害をもたらすことがある。 【解決手段】 集積回路を保護するために改良されたデ
バイスであって、保護される端子T1と、通常は集積回
路に対する電源線路である電源線路T2との間に接続さ
れたNPN型のバイポーラトランジスタQ1を備える。
トランジスタのエミッタは端子T1に、コレクタは電源
線路T2に、ベースはグランドGNDにそれぞれ接続さ
れている。
電流が流れて寄生NPNトランジスタが励磁され、ラッ
チアップを引き起こし、また、寄生ウェルのキャパシタ
ンスは、アンテナ効果をもたらすと共に、スイッチング
形式の妨害をもたらすことがある。 【解決手段】 集積回路を保護するために改良されたデ
バイスであって、保護される端子T1と、通常は集積回
路に対する電源線路である電源線路T2との間に接続さ
れたNPN型のバイポーラトランジスタQ1を備える。
トランジスタのエミッタは端子T1に、コレクタは電源
線路T2に、ベースはグランドGNDにそれぞれ接続さ
れている。
Description
【0001】
【発明の属する技術分野】この発明は、静電放電から集
積回路を保護する装置(デバイス)に関するものであ
り、特に、組み合わされた技術によって集積化され、低
電圧で駆動される回路のためのコンパクトな保護装置
(デバイス)に関するものである。
積回路を保護する装置(デバイス)に関するものであ
り、特に、組み合わされた技術によって集積化され、低
電圧で駆動される回路のためのコンパクトな保護装置
(デバイス)に関するものである。
【0002】
【従来の技術】集積回路中のコンタクトパッドは、製造
工程中やホスト回路に組み込まれる際や動作中に、不注
意で電荷を帯びた物体と接触するおそれがあることが分
かっている。従って、集積回路の異なる領域または部分
の間において電位の差が形成されるおそれがあり、例え
ば、デバイス中に形成されたMOS型電解効果トランジ
スタのゲートの酸化層がダメージを受けたり、破壊され
るのに十分な大きさの電位差が形成されることがある。
工程中やホスト回路に組み込まれる際や動作中に、不注
意で電荷を帯びた物体と接触するおそれがあることが分
かっている。従って、集積回路の異なる領域または部分
の間において電位の差が形成されるおそれがあり、例え
ば、デバイス中に形成されたMOS型電解効果トランジ
スタのゲートの酸化層がダメージを受けたり、破壊され
るのに十分な大きさの電位差が形成されることがある。
【0003】そのため、静電的な要因による電位差がゲ
ート絶縁層の絶縁耐圧を超えると、MOSトランジスタ
は、絶縁層を通じた静電放電により、使いものにならな
くなる。例えば、CMOS技術による集積化された最小
のゲートサイズが1.2μmである回路において、この
ような破壊的な影響は、12Vレンジの電圧で既に発生
し、さらに低い電圧で発生する場合もある。さらにま
た、雪崩逆伝導現象(avalanche reverse conduction ph
enomina)が発生する場合もあり、この場合は、接合が破
壊される。
ート絶縁層の絶縁耐圧を超えると、MOSトランジスタ
は、絶縁層を通じた静電放電により、使いものにならな
くなる。例えば、CMOS技術による集積化された最小
のゲートサイズが1.2μmである回路において、この
ような破壊的な影響は、12Vレンジの電圧で既に発生
し、さらに低い電圧で発生する場合もある。さらにま
た、雪崩逆伝導現象(avalanche reverse conduction ph
enomina)が発生する場合もあり、この場合は、接合が破
壊される。
【0004】集積回路の入出力端子を静電放電から保護
するための様々な方法が知られている。これらの中に
は、静電放電による電流を制限するために、抵抗器を直
列に接続して、または、ダイオードを直列あるいは並列
に接続して、IC回路自体の基板中に集積し、入力端子
を保護しているものもある。他の形態として、回路をよ
り複雑化したものでは、サイリスタまたはSCR (Sili
con Controlled Rectifier)が用いられ、トリガ電圧を
低下させるように幾らか変更することにより、入出力端
子の両方を保護するために適用することができる。
するための様々な方法が知られている。これらの中に
は、静電放電による電流を制限するために、抵抗器を直
列に接続して、または、ダイオードを直列あるいは並列
に接続して、IC回路自体の基板中に集積し、入力端子
を保護しているものもある。他の形態として、回路をよ
り複雑化したものでは、サイリスタまたはSCR (Sili
con Controlled Rectifier)が用いられ、トリガ電圧を
低下させるように幾らか変更することにより、入出力端
子の両方を保護するために適用することができる。
【0005】図1は、BiCMOS型、すなわち、組み
合わされた技術によって集積された回路のための入力保
護回路を示す図である。トランジスタQ1、Q2の組み
合わせは、集積回路の入力端子INとグランドGNDと
の間のツェナーダイオードの等価構造を構成する。この
形式のESDプロテクション(静電放電保護:ElectroSt
atic Discharge Protection)およびその動作は、例え
ば、A.R. Alvalez, Cypress SemiconductorCorp.による
文献"BiCMOS Technology and Applications"の第2版に
記載されている。これは、高度にコンパクト化された保
護デバイスであって、BiCMOS技術によって難なく
集積化できるものであり、また、外部の物体と接触する
可能性のある集積回路の各端子に保護デバイスが備えら
れるような場合に特に有効的である。
合わされた技術によって集積された回路のための入力保
護回路を示す図である。トランジスタQ1、Q2の組み
合わせは、集積回路の入力端子INとグランドGNDと
の間のツェナーダイオードの等価構造を構成する。この
形式のESDプロテクション(静電放電保護:ElectroSt
atic Discharge Protection)およびその動作は、例え
ば、A.R. Alvalez, Cypress SemiconductorCorp.による
文献"BiCMOS Technology and Applications"の第2版に
記載されている。これは、高度にコンパクト化された保
護デバイスであって、BiCMOS技術によって難なく
集積化できるものであり、また、外部の物体と接触する
可能性のある集積回路の各端子に保護デバイスが備えら
れるような場合に特に有効的である。
【0006】例えば、特にBiCMOS等のように、組
み合わされた工程によって単結晶シリコン基板の上にエ
ピタキシャル層を成長させて、集積化されるデバイスに
おいて、ESDプロテクションデバイスは、当業者であ
ればすぐに分かることであるが、保護デバイスのエピタ
キシャルウェル(epitaxial well)が保護されるべき端子
に直接的に接続されると、回路の通常の動作を邪魔する
場合がある。
み合わされた工程によって単結晶シリコン基板の上にエ
ピタキシャル層を成長させて、集積化されるデバイスに
おいて、ESDプロテクションデバイスは、当業者であ
ればすぐに分かることであるが、保護デバイスのエピタ
キシャルウェル(epitaxial well)が保護されるべき端子
に直接的に接続されると、回路の通常の動作を邪魔する
場合がある。
【0007】
【発明が解決しようとする課題】この場合、これらのウ
ェルは、静電放電が発生している間に、基板電流を供給
する寄生コレクタ(parasitic collector)として機能す
る場合があり(この場合、グランドループにより寄生N
PNトランジスタが励磁され)、ラッチアップ(latch-u
p)を引き起こす結果となる。即ち、これは、SRC形式
の寄生バイポーラ構造によって引き起こされる破壊的な
結果を伴う再生現象である。
ェルは、静電放電が発生している間に、基板電流を供給
する寄生コレクタ(parasitic collector)として機能す
る場合があり(この場合、グランドループにより寄生N
PNトランジスタが励磁され)、ラッチアップ(latch-u
p)を引き起こす結果となる。即ち、これは、SRC形式
の寄生バイポーラ構造によって引き起こされる破壊的な
結果を伴う再生現象である。
【0008】さらに、寄生ウェルのキャパシタンスは、
アンテナとして作用して、ESD保護回路を装着したパ
ッドに接続された回路の機能を切り替えるスイッチング
の形式に障害を生じることがある。
アンテナとして作用して、ESD保護回路を装着したパ
ッドに接続された回路の機能を切り替えるスイッチング
の形式に障害を生じることがある。
【0009】この発明の目的は、組み合わされた工程に
よって作製されるエピタキシャル層から構成されるデバ
イス用の、静電放電に対する保護トランジスタ構造を提
供することであり、ラッチアップや電磁波による干渉を
生じることのない構造を備える保護回路を提供すること
である。
よって作製されるエピタキシャル層から構成されるデバ
イス用の、静電放電に対する保護トランジスタ構造を提
供することであり、ラッチアップや電磁波による干渉を
生じることのない構造を備える保護回路を提供すること
である。
【0010】
【課題を解決するための手段】上述の技術的な課題は、
発明の詳細な説明および添付の特許請求の範囲によって
定義されるESD保護回路によって解決される。
発明の詳細な説明および添付の特許請求の範囲によって
定義されるESD保護回路によって解決される。
【0011】
【発明の実施の形態】この発明に係るESD保護回路の
特徴および優位点は、以下の発明の詳細な説明に図面と
共に記す、非限定的な実施の形態によって明らかにされ
る。 実施の形態1.図2は、この発明に係る回路を示す図で
あり、エピタキシャル層を備える集積回路の入力端子お
よび出力端子にESDプロテクションを提供することに
より、ラッチアップと電磁波による干渉とが生じること
のない回路を示す図である。
特徴および優位点は、以下の発明の詳細な説明に図面と
共に記す、非限定的な実施の形態によって明らかにされ
る。 実施の形態1.図2は、この発明に係る回路を示す図で
あり、エピタキシャル層を備える集積回路の入力端子お
よび出力端子にESDプロテクションを提供することに
より、ラッチアップと電磁波による干渉とが生じること
のない回路を示す図である。
【0012】NPN型のバイポーラトランジスタQ1
は、保護される端子(Pad)T1と、電源線路(Supply Rai
l)T2との間に配設されており、概して、この電源線路
T2は、集積回路の主電源線路である。トランジスタの
エミッタは、端子T1に接続されており、コレクタは電
源線路T2に、また、ベースはグランドGNDにそれぞ
れ接続されている。
は、保護される端子(Pad)T1と、電源線路(Supply Rai
l)T2との間に配設されており、概して、この電源線路
T2は、集積回路の主電源線路である。トランジスタの
エミッタは、端子T1に接続されており、コレクタは電
源線路T2に、また、ベースはグランドGNDにそれぞ
れ接続されている。
【0013】この保護回路は、その実際の構造により、
寄生的な妨害によって、パッドに接続された回路の機能
が切り替えられるような影響を受けることはない。特
に、トランジスタのコレクタ、即ちプロテクタ自体のエ
ピタキシャルウェルが、直接的に電源に接続されること
によって、外部のいかなる妨害発生源からも覆い隠され
ている。このようにして、パッドに向かって到来するす
べての外乱(妨害)は、電源の方向にそらされることに
なる。さらに、このような接続により、ラッチアップの
問題が発生しなくなっている。
寄生的な妨害によって、パッドに接続された回路の機能
が切り替えられるような影響を受けることはない。特
に、トランジスタのコレクタ、即ちプロテクタ自体のエ
ピタキシャルウェルが、直接的に電源に接続されること
によって、外部のいかなる妨害発生源からも覆い隠され
ている。このようにして、パッドに向かって到来するす
べての外乱(妨害)は、電源の方向にそらされることに
なる。さらに、このような接続により、ラッチアップの
問題が発生しなくなっている。
【0014】この発明に係る構造は、静電放電によって
ブレークダウン(breakdown)が発生しても、トランジス
タのエミッタ−ベース接合が劣化(デグレード)しない
ように、構成されなければならない。図3は、この発明
に係る保護構造の断面を示す図であり、組み合わされた
技術により集積された回路を示す図である。なお、図3
は、この発明の好適な一実施の形態を示すものであり、
本発明はこのような構造に限定されるものではない。
ブレークダウン(breakdown)が発生しても、トランジス
タのエミッタ−ベース接合が劣化(デグレード)しない
ように、構成されなければならない。図3は、この発明
に係る保護構造の断面を示す図であり、組み合わされた
技術により集積された回路を示す図である。なお、図3
は、この発明の好適な一実施の形態を示すものであり、
本発明はこのような構造に限定されるものではない。
【0015】このような構造は、p型の不純物が注入さ
れた基板(図示せず)からなる単結晶シリコンのダイ(d
ie)の上に形成されるものであり、このダイの上に、n
型の不純物が注入されて、厚さが8〜10μmで抵抗率
が1.5Ohm・cmのエピタキシャル層1が重ねられ
ている。通常の技術によってエピタキシャル層1を成長
させる間に、残りの層よりも多くの不純物が注入される
(n+型の)埋め込み層2が形成される。埋め込み層2
は、n+型のシンカー(sinker)層3によって表面と接続
される。
れた基板(図示せず)からなる単結晶シリコンのダイ(d
ie)の上に形成されるものであり、このダイの上に、n
型の不純物が注入されて、厚さが8〜10μmで抵抗率
が1.5Ohm・cmのエピタキシャル層1が重ねられ
ている。通常の技術によってエピタキシャル層1を成長
させる間に、残りの層よりも多くの不純物が注入される
(n+型の)埋め込み層2が形成される。埋め込み層2
は、n+型のシンカー(sinker)層3によって表面と接続
される。
【0016】エピタキシャル層1内に形成される埋め込
み層2の上には、2つの領域から構成されるp型の表面
領域4,5が形成される。(p-well)領域4は、注入率8
×1012cm−2から1.2×1013cm−2でボ
ロンを注入することによって、深さが約3.5μmとな
るように形成される。領域5は、p型のウェル(p-well)
である領域4内に、ボロンを注入することにより、注入
率が1×1013cm−2から3×1013cm
−2で、深さが1.25μmに形成される。ダイの表面
からp−ボディ領域の内部にかけて延びるn型領域6
は、約1×1015cm−2の注入率で砒素を注入する
ことにより接合深さ約1μmで形成される。
み層2の上には、2つの領域から構成されるp型の表面
領域4,5が形成される。(p-well)領域4は、注入率8
×1012cm−2から1.2×1013cm−2でボ
ロンを注入することによって、深さが約3.5μmとな
るように形成される。領域5は、p型のウェル(p-well)
である領域4内に、ボロンを注入することにより、注入
率が1×1013cm−2から3×1013cm
−2で、深さが1.25μmに形成される。ダイの表面
からp−ボディ領域の内部にかけて延びるn型領域6
は、約1×1015cm−2の注入率で砒素を注入する
ことにより接合深さ約1μmで形成される。
【0017】電気的接続をとるための適当な手段B、
C、Eは、p+型およびn+型の拡散領域の部分と、例
えばアルミニウムや注入型の多結晶シリコン(pads)等の
導電材料からなる電路の部分とからそれぞれ構成されて
おり、それぞれ領域4、3、6に、オーミック接合を有
するように、かつ、同一の極性で接続されている。従っ
て、図2に示す保護回路の構造は、実際に簡単な方法に
よって作製することができる。
C、Eは、p+型およびn+型の拡散領域の部分と、例
えばアルミニウムや注入型の多結晶シリコン(pads)等の
導電材料からなる電路の部分とからそれぞれ構成されて
おり、それぞれ領域4、3、6に、オーミック接合を有
するように、かつ、同一の極性で接続されている。従っ
て、図2に示す保護回路の構造は、実際に簡単な方法に
よって作製することができる。
【0018】トランジスタQ1は、保護される端子T1
と、グランドGNDと、電源線路T2との間に接続され
ており、NPN型の連続的な領域6、5、4および2を
備える。n+領域6はエミッタであり、p−ボディ領域
5およびp−ウェル領域6はベースであり、埋め込み層
2を備えるエピタキシャル層1は、コレクタである。図
3に示す断面図は、この発明に係る保護構造の全体のう
ち意味のある部分だけを示しており、これはベースとし
てp−ウェル層が埋め込まれた通常のトランジスタから
導き出されたものである。
と、グランドGNDと、電源線路T2との間に接続され
ており、NPN型の連続的な領域6、5、4および2を
備える。n+領域6はエミッタであり、p−ボディ領域
5およびp−ウェル領域6はベースであり、埋め込み層
2を備えるエピタキシャル層1は、コレクタである。図
3に示す断面図は、この発明に係る保護構造の全体のう
ち意味のある部分だけを示しており、これはベースとし
てp−ウェル層が埋め込まれた通常のトランジスタから
導き出されたものである。
【0019】図を簡単にするために省略されたその他の
部分は、エミッタパッドに対して左右対称である。この
発明に係るESD保護構造は、まず第1に、拡散ベース
4内に完全に封じ込まれたリング状の拡散領域であるp
−ボディ5によって特徴づけられる。n+型の拡散エミ
ッタ6は、全体としてリング状のp−ボディ5より広い
領域を有しており、完全にp−ボディの上に重なるよう
に配設されている。エミッタパッドは、リング形状のp
−ボディ5の内側に位置するn+型の拡散エミッタ6の
領域内に形成されているので、p−ボディ5によって覆
われていない。
部分は、エミッタパッドに対して左右対称である。この
発明に係るESD保護構造は、まず第1に、拡散ベース
4内に完全に封じ込まれたリング状の拡散領域であるp
−ボディ5によって特徴づけられる。n+型の拡散エミ
ッタ6は、全体としてリング状のp−ボディ5より広い
領域を有しており、完全にp−ボディの上に重なるよう
に配設されている。エミッタパッドは、リング形状のp
−ボディ5の内側に位置するn+型の拡散エミッタ6の
領域内に形成されているので、p−ボディ5によって覆
われていない。
【0020】拡散層であるp−ボディを、完全にn+エ
ミッタ領域の下に配設することにより、エミッタ−ベー
ス接合における雪崩伝導の発生する可能性のある領域と
して形成された平坦な埋め込み接合領域を備えるという
この発明の利点が得られる。従って、この発明は、静電
放電に対する耐圧を強化することができ、雪崩伝導が発
生するn+エミッタ領域およびp−ウェルとの間の平面
および側面における構造が破壊される限界点を引き上げ
ている。
ミッタ領域の下に配設することにより、エミッタ−ベー
ス接合における雪崩伝導の発生する可能性のある領域と
して形成された平坦な埋め込み接合領域を備えるという
この発明の利点が得られる。従って、この発明は、静電
放電に対する耐圧を強化することができ、雪崩伝導が発
生するn+エミッタ領域およびp−ウェルとの間の平面
および側面における構造が破壊される限界点を引き上げ
ている。
【0021】この発明によれば、拡散領域であるp−ウ
ェルに対してベースパッドの反対側にエミッタパッドを
配設しているので、エミッタ領域とp−ウェルとの間に
おいて静電放電が発生する可能性は、さらに低減されて
いる。図4は、図3に示すトランジスタのエミッタ−ベ
ース接合の等価回路を示す図である。図4において、エ
ミッタ領域とp−ウェルとの接合を貫く電流路が抵抗器
R3によって妨害されていることが分かる。上述したこ
の発明の代表的な実施の形態は、当然に当業者によって
変更あるいは代替されるものである。
ェルに対してベースパッドの反対側にエミッタパッドを
配設しているので、エミッタ領域とp−ウェルとの間に
おいて静電放電が発生する可能性は、さらに低減されて
いる。図4は、図3に示すトランジスタのエミッタ−ベ
ース接合の等価回路を示す図である。図4において、エ
ミッタ領域とp−ウェルとの接合を貫く電流路が抵抗器
R3によって妨害されていることが分かる。上述したこ
の発明の代表的な実施の形態は、当然に当業者によって
変更あるいは代替されるものである。
【図1】 従来の保護デバイスを示す回路図である。
【図2】 この発明のESD保護回路を示す回路図であ
る。
る。
【図3】 この発明のESD保護回路の要部を示す断面
図である。
図である。
【図4】 この発明に含まれるNPNトランジスタのエ
ミッタ−ベース接合の等価回路を示す図である。
ミッタ−ベース接合の等価回路を示す図である。
1 エピタキシャル層 2 埋め込み層 3 シンカー層 4 拡散ベース 5 p−ボディ 6 拡散エミッタ Q1 バイポーラトランジスタ R3 抵抗器 T1 端子 T2 電源線路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 598122898 Via C. Olivetti, 2, 20041 Agrate Brianza, Italy
Claims (6)
- 【請求項1】 入力端子および出力端子をそれぞれ少な
くとも1つ備える集積回路上に一体的に集積される静電
放電の保護回路であって、該保護回路は、第1の端子、
第2の端子および制御端子を有する少なくとも1つのト
ランジスタ(Q1)を備えており、 上記トランジスタは、上記第1の端子と上記第2の端子
とを通じて、上記入力端子および上記出力端子のうちの
1つと上記集積回路の電力電源線路との間にそれぞれ接
続されると共に、上記集積回路のグランドに接続された
制御端子を備えることを特徴とする静電放電の保護回
路。 - 【請求項2】 上記トランジスタはNPN型のトランジ
スタであり、上記第1の端子、上記第2の端子および上
記制御端子は、それぞれ、該トランジスタのエミッタ端
子、コレクタ端子およびベース端子であることを特徴と
する請求項1に記載の静電放電の保護回路。 - 【請求項3】 第1伝導型(n)の半導体材料からなる
基板(1)内に形成され、集積回路の端子を静電放電か
ら保護するためのトランジスタ構造であって、 上記基板の表面から内部に向かって広がるように形成さ
れた、第1伝導型とは逆の第2伝導型(p)の第1領域
(4)と上記第1領域の表面から内部に向かって広がる
ように形成された第1伝導型(n+)の第2領域(6)
と、 上記基板より導電率の高い第1伝導型(n+)の第3層
(2)と、 上記第1層(4)の下に埋め込まれ、上記基板より導電
率の高い第1伝導型(n+)を有し、上記基板(1)の
上記表面から上記第3層(2)に亘って広がるように形
成され、上記第1領域(4)から完全に分離された少な
くとも1つの第4層(3)と、 を備えてなり、 上記第2領域(6)の周囲部分を除いた部分の下方にバ
イポーラ接合を形成するように、第2領域(6)から広
がってリング状となるように形成された上記第1領域
(4)より導電率の高い第2伝導型(p+)の第5層
(5)をさらに備えることを特徴とするトランジスタ構
造。 - 【請求項4】 ベースパッド(B)が、上記第2領域
(6)によって覆われていない上記第1領域(4)内の
部分に形成され、エミッタパッド(E)が、上記第2領
域(6)内に形成され、コレクタパッド(C)が、上記
第4領域(3)内に形成されたトランジスタ構造であっ
て、上記エミッタパッド(E)は、上記第2領域(6)
のうち、上記第5領域(5)のリング形状の内側に含ま
れる第1領域(4)の部分上にある区域内に位置する部
分に、形成されることを特徴とする請求項3に記載のト
ランジスタ構造。 - 【請求項5】 上記トランジスタは、上記請求項4に記
載のトランジスタ構造を有することを特徴とする請求項
1または請求項2に記載の静電放電の保護回路。 - 【請求項6】 少なくとも1つの端子が、請求項1また
は請求項5に記載の静電放電の保護回路によって、静電
放電から保護されている少なくとも1つの集積回路を備
えることを特徴とする半導体素子。
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EP97830463A EP0903828A1 (en) | 1997-09-23 | 1997-09-23 | Improved device for the protection of an integrated circuit against electrostatic discharges |
EP97830463.2 | 1997-09-23 |
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP10267875A Pending JPH11168181A (ja) | 1997-09-23 | 1998-09-22 | 静電放電の保護回路、これを備えるトランジスタおよび半導体素子 |
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EP (1) | EP0903828A1 (ja) |
JP (1) | JPH11168181A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100323452B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 전자기효과 방지회로 |
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DE10028008A1 (de) * | 2000-06-06 | 2001-12-13 | Bosch Gmbh Robert | Schutzvorrichtung gegen elektrostatische Entladungen |
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US5086365A (en) * | 1990-05-08 | 1992-02-04 | Integrated Device Technology, Inc. | Electostatic discharge protection circuit |
JP2965840B2 (ja) * | 1993-12-02 | 1999-10-18 | 株式会社東芝 | トランジスタ回路 |
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-
1998
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- 1998-09-23 US US09/159,315 patent/US6147852A/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100323452B1 (ko) * | 1999-12-30 | 2002-02-06 | 박종섭 | 전자기효과 방지회로 |
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Publication number | Publication date |
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EP0903828A1 (en) | 1999-03-24 |
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