JPH10209377A - 静電気保護回路 - Google Patents
静電気保護回路Info
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- JPH10209377A JPH10209377A JP10000262A JP26298A JPH10209377A JP H10209377 A JPH10209377 A JP H10209377A JP 10000262 A JP10000262 A JP 10000262A JP 26298 A JP26298 A JP 26298A JP H10209377 A JPH10209377 A JP H10209377A
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- 239000004065 semiconductor Substances 0.000 claims description 24
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- H01L23/00—Details of semiconductor or other solid state devices
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- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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Abstract
(57)【要約】
【課題】 寄生バイポーラトランジスタによる電流経路
を遮断した静電気保護回路を提供すること。 【解決手段】 ダイオードを構成するｐ＋型不純物領域
２２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ
＋型ガードリング領域２６，３６をｎ型ウェル領域２
０，３０内に形成する。
を遮断した静電気保護回路を提供すること。 【解決手段】 ダイオードを構成するｐ＋型不純物領域
２２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ
＋型ガードリング領域２６，３６をｎ型ウェル領域２
０，３０内に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの電
源供給パッドに印加される静電気から内部回路を保護す
るための静電気保護回路に関するものであり、より詳し
くは、静電気保護回路の寄生電流経路を遮断することが
できる静電気保護回路に関するものである。
源供給パッドに印加される静電気から内部回路を保護す
るための静電気保護回路に関するものであり、より詳し
くは、静電気保護回路の寄生電流経路を遮断することが
できる静電気保護回路に関するものである。
【０００２】
【従来の技術】図２は静電気保護回路の等価回路図を示
す。この図のように、静電気保護回路は、２つの電源供
給パッド（あるいはグラウンドパッド）１，２の間に接
続されたダイオードＤ１，Ｄ２，Ｄ３およびＤ４を備え
ている。３，４は内部回路である。
す。この図のように、静電気保護回路は、２つの電源供
給パッド（あるいはグラウンドパッド）１，２の間に接
続されたダイオードＤ１，Ｄ２，Ｄ３およびＤ４を備え
ている。３，４は内部回路である。
【０００３】図３は、上記図２の等価回路図のうちダイ
オードＤ１およびＤ２からなる導電経路を示す従来の静
電気保護回路の断面図である。図３を参照すると、従来
の静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め
込み層１２，１４が左右に形成され、この各ｎ型埋め込
み層１２，１４上において半導体基板１０内にｎ型ウェ
ル領域２０，３０が形成され、各ｎ型ウェル領域２０，
３０内には表面部にｐ＋型不純物領域２２，３２とｎ＋
型不純物領域２４，３４とが所定間隔に隣接して形成さ
れる。また、一対のｎ型ウェル領域２０，３０間におい
て半導体基板１０内にはｐ型ウエル領域４０が形成され
る。
オードＤ１およびＤ２からなる導電経路を示す従来の静
電気保護回路の断面図である。図３を参照すると、従来
の静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め
込み層１２，１４が左右に形成され、この各ｎ型埋め込
み層１２，１４上において半導体基板１０内にｎ型ウェ
ル領域２０，３０が形成され、各ｎ型ウェル領域２０，
３０内には表面部にｐ＋型不純物領域２２，３２とｎ＋
型不純物領域２４，３４とが所定間隔に隣接して形成さ
れる。また、一対のｎ型ウェル領域２０，３０間におい
て半導体基板１０内にはｐ型ウエル領域４０が形成され
る。
【０００４】このような構成において、ｐ＋型不純物領
域２２およびｎ＋型不純物領域領域２４は図２のダイオ
ードＤ１のアノードとカソードに各々該当する。これと
同様に、ｐ＋型不純物領域３２およびｎ＋型不純物領域
３４は図２のダイオードＤ２のアノードとカソードに各
々該当する。したがって、ｐ＋型不純物領域２２には電
源供給パッド１が、ｎ＋型不純物領域３４には電源供給
パッド２が接続され、ｎ＋型不純物領域２４とｐ＋型不
純物領域３２は短絡線５で接続される。また、ｐ＋型不
純物領域２２（または３２）とｎ型ウェル領域２０（ま
たは３０）そして半導体基板１０は、寄生バイポーラト
ランジスタＱ１（またはＱ２）のエミッタ、ベース、そ
してコレクタの役割をする。
域２２およびｎ＋型不純物領域領域２４は図２のダイオ
ードＤ１のアノードとカソードに各々該当する。これと
同様に、ｐ＋型不純物領域３２およびｎ＋型不純物領域
３４は図２のダイオードＤ２のアノードとカソードに各
々該当する。したがって、ｐ＋型不純物領域２２には電
源供給パッド１が、ｎ＋型不純物領域３４には電源供給
パッド２が接続され、ｎ＋型不純物領域２４とｐ＋型不
純物領域３２は短絡線５で接続される。また、ｐ＋型不
純物領域２２（または３２）とｎ型ウェル領域２０（ま
たは３０）そして半導体基板１０は、寄生バイポーラト
ランジスタＱ１（またはＱ２）のエミッタ、ベース、そ
してコレクタの役割をする。
【０００５】このような従来技術で、電源供給パッド
１，２に各々印加される電圧Ｖｃｃ１およびＶｃｃ２が
同一な場合には静電気保護が円滑に遂行される。
１，２に各々印加される電圧Ｖｃｃ１およびＶｃｃ２が
同一な場合には静電気保護が円滑に遂行される。
【０００６】しかし、供給電圧Ｖｃｃ１とＶｃｃ２とが
互いに異なる値の場合、すなわち、Ｖｃｃ１とＶｃｃ２
のうち、いずれか一方が他より高い場合は、寄生バイポ
ーラトランジスタＱ１およびＱ２（あるいは図２のダイ
オードＤ３とＤ４からなる導電経路上の図示しない寄生
バイポーラトランジスタ）により、静電気保護回路から
半導体基板１０に大きな漏洩電流が流れるようになる。
互いに異なる値の場合、すなわち、Ｖｃｃ１とＶｃｃ２
のうち、いずれか一方が他より高い場合は、寄生バイポ
ーラトランジスタＱ１およびＱ２（あるいは図２のダイ
オードＤ３とＤ４からなる導電経路上の図示しない寄生
バイポーラトランジスタ）により、静電気保護回路から
半導体基板１０に大きな漏洩電流が流れるようになる。
【０００７】図４は、電源供給パッド１，２に印加され
る電圧が互いに異なる値のとき、図３の回路内で形成さ
れるダーリントンペアを示している。図４に示すよう
に、寄生バイポーラトランジスタＱ１およびＱ２はｐｎ
ｐダーリントンペアを形成する。そして、たとえばＶｃ
ｃ１がＶｃｃ２より低いと、ダイオードＤ１およびＤ２
からなる導電経路上の寄生トランジスタＱ１およびＱ２
が動作状態になる。これと反対の場合には、ダイオード
Ｄ３およびＤ４からなる導電経路上の図示しないトラン
ジスタが動作状態になる。ここで、トランジスタＱ１と
Ｑ２の電流利得を各々β１およびβ２とすれば、ｐｎｐ
ダーリントンペアの電流利得はβ＝β１×β２になる。
たとえば、β１＝β２＝１０であり、Ｉ2 ＝３ｍＡであ
ると、Ｉ1は約３００ｍＡ以上になる。
る電圧が互いに異なる値のとき、図３の回路内で形成さ
れるダーリントンペアを示している。図４に示すよう
に、寄生バイポーラトランジスタＱ１およびＱ２はｐｎ
ｐダーリントンペアを形成する。そして、たとえばＶｃ
ｃ１がＶｃｃ２より低いと、ダイオードＤ１およびＤ２
からなる導電経路上の寄生トランジスタＱ１およびＱ２
が動作状態になる。これと反対の場合には、ダイオード
Ｄ３およびＤ４からなる導電経路上の図示しないトラン
ジスタが動作状態になる。ここで、トランジスタＱ１と
Ｑ２の電流利得を各々β１およびβ２とすれば、ｐｎｐ
ダーリントンペアの電流利得はβ＝β１×β２になる。
たとえば、β１＝β２＝１０であり、Ｉ2 ＝３ｍＡであ
ると、Ｉ1は約３００ｍＡ以上になる。
【０００８】
【発明が解決しようとする課題】このように、従来の静
電気保護回路は２つの電源供給パッドに印加される電圧
が互いに異なるとき、大きな漏洩電流が流れる欠点を持
っている。従って、この静電気保護回路は、外部から印
加される静電気を円滑に放電させることができなくな
る。また、完成した半導体素子の電気的な特性をテスト
するＥＤＳテストで電流レベルが高いときは、電流経路
により半導体素子の不良が誘発されることがある。
電気保護回路は２つの電源供給パッドに印加される電圧
が互いに異なるとき、大きな漏洩電流が流れる欠点を持
っている。従って、この静電気保護回路は、外部から印
加される静電気を円滑に放電させることができなくな
る。また、完成した半導体素子の電気的な特性をテスト
するＥＤＳテストで電流レベルが高いときは、電流経路
により半導体素子の不良が誘発されることがある。
【０００９】本発明は上記の点に鑑みなされたもので、
寄生バイポーラトランジスタによる電流経路を遮断する
ことができる静電気保護回路を提供することを目的とす
る。
寄生バイポーラトランジスタによる電流経路を遮断する
ことができる静電気保護回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第１導電型半導体基板と、この半導体基
板内に形成された第２導電型ウェル領域と、この第２導
電型ウェル領域内に形成された第１導電型不純物領域
と、前記第２導電型ウェル領域内に形成された第２導電
型不純物領域と、前記第１導電型不純物領域および前記
第２導電型不純物領域を囲んで前記第２導電型ウェル領
域内に形成され、第２導電型ウェル領域より高濃度の第
２導電型ガードリング領域とを具備することを特徴とす
る静電気保護回路とする。
決するために、第１導電型半導体基板と、この半導体基
板内に形成された第２導電型ウェル領域と、この第２導
電型ウェル領域内に形成された第１導電型不純物領域
と、前記第２導電型ウェル領域内に形成された第２導電
型不純物領域と、前記第１導電型不純物領域および前記
第２導電型不純物領域を囲んで前記第２導電型ウェル領
域内に形成され、第２導電型ウェル領域より高濃度の第
２導電型ガードリング領域とを具備することを特徴とす
る静電気保護回路とする。
【００１１】この静電気保護回路において、好ましい例
として、前記第１導電型半導体基板はｐ型半導体基板で
あり、前記第２導電型ウェル領域はｎ型ウェル領域であ
り、前記第１導電型不純物領域はｐ＋型不純物領域であ
り、前記第２導電型不純物領域はｎ＋型不純物領域であ
る。また、前記第１導電型不純物領域と前記第２導電型
不純物領域は、前記第２導電型ウェル領域の表面部に所
定間隔に隣接して設けられる。さらに、前記ガードリン
グ領域はｎ＋型不純物領域である。さらに、前記第１導
電型半導体基板内に第２導電型埋め込み層を形成し、こ
の第２導電型埋め込み層上に前記第２導電型ウェル領域
を形成し、前記第２導電型ガードリング領域は前記第２
導電型ウェル領域の表面から前記第２導電型埋め込み層
に到達しているものとすることができる。
として、前記第１導電型半導体基板はｐ型半導体基板で
あり、前記第２導電型ウェル領域はｎ型ウェル領域であ
り、前記第１導電型不純物領域はｐ＋型不純物領域であ
り、前記第２導電型不純物領域はｎ＋型不純物領域であ
る。また、前記第１導電型不純物領域と前記第２導電型
不純物領域は、前記第２導電型ウェル領域の表面部に所
定間隔に隣接して設けられる。さらに、前記ガードリン
グ領域はｎ＋型不純物領域である。さらに、前記第１導
電型半導体基板内に第２導電型埋め込み層を形成し、こ
の第２導電型埋め込み層上に前記第２導電型ウェル領域
を形成し、前記第２導電型ガードリング領域は前記第２
導電型ウェル領域の表面から前記第２導電型埋め込み層
に到達しているものとすることができる。
【００１２】このような静電気保護回路は、ガードリン
グ領域により寄生バイポーラトランジスタによる電流経
路を遮断することができる。
グ領域により寄生バイポーラトランジスタによる電流経
路を遮断することができる。
【００１３】
【発明の実施の形態】以下本発明の静電気保護回路の実
施の形態を図面を参照して詳細に説明する。本発明の静
電気保護回路は、図２の回路と同様に、電源供給パッド
あるいはグラウンドパッドの間に、直列接続された一対
のダイオードを２組、逆向きに並列接続して構成され
る。しかし、本発明の実施の形態を示す図１の断面図に
おいては、図示の簡略化のために、図３と同様に、並列
接続の一方の２つのダイオードＤ１およびＤ２（あるい
はＤ３およびＤ４）だけを示す。図１においては、図３
と同一部分に図３と同一番号を付す。
施の形態を図面を参照して詳細に説明する。本発明の静
電気保護回路は、図２の回路と同様に、電源供給パッド
あるいはグラウンドパッドの間に、直列接続された一対
のダイオードを２組、逆向きに並列接続して構成され
る。しかし、本発明の実施の形態を示す図１の断面図に
おいては、図示の簡略化のために、図３と同様に、並列
接続の一方の２つのダイオードＤ１およびＤ２（あるい
はＤ３およびＤ４）だけを示す。図１においては、図３
と同一部分に図３と同一番号を付す。
【００１４】図１を参照すると、本発明の実施の形態の
静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め込
み層１２，１４が左右一対所定間隔に形成されており、
さらにこの各ｎ型埋め込み層１２，１４上において半導
体基板１０内にｎ型ウェル領域２０，３０が形成され
る。そして、この各ｎ型ウェル領域２０，３０内には、
表面部に、ｐ＋型不純物領域２２，３２とｎ＋型不純物
領域２４，３４とが左右に所定間隔に隣接して形成され
る。さらに、各ｎ型ウェル領域２０，３０内には、前記
ｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，
３４とを囲んでｎ＋型不純物領域のｎ＋型ガードリング
領域２６，３６が形成されており、このｎ＋型ガードリ
ング領域２６，３６はｎ型ウェル領域２０，３０の表面
からｎ型埋め込み層１２，１４まで伸びて、底部がｎ型
埋め込み層１２，１４に接している。このｎ型埋め込み
層１２，１４には、ｎ型ウェル領域２０，３０の底部も
接している。また、一対のｎ型ウェル領域２０，３０間
の半導体基板１０内には、ｐ型ウエル領域４０が形成さ
れる。
静電気保護回路は、ｐ型半導体基板１０内にｎ型埋め込
み層１２，１４が左右一対所定間隔に形成されており、
さらにこの各ｎ型埋め込み層１２，１４上において半導
体基板１０内にｎ型ウェル領域２０，３０が形成され
る。そして、この各ｎ型ウェル領域２０，３０内には、
表面部に、ｐ＋型不純物領域２２，３２とｎ＋型不純物
領域２４，３４とが左右に所定間隔に隣接して形成され
る。さらに、各ｎ型ウェル領域２０，３０内には、前記
ｐ＋型不純物領域２２，３２とｎ＋型不純物領域２４，
３４とを囲んでｎ＋型不純物領域のｎ＋型ガードリング
領域２６，３６が形成されており、このｎ＋型ガードリ
ング領域２６，３６はｎ型ウェル領域２０，３０の表面
からｎ型埋め込み層１２，１４まで伸びて、底部がｎ型
埋め込み層１２，１４に接している。このｎ型埋め込み
層１２，１４には、ｎ型ウェル領域２０，３０の底部も
接している。また、一対のｎ型ウェル領域２０，３０間
の半導体基板１０内には、ｐ型ウエル領域４０が形成さ
れる。
【００１５】なお、ｎ型埋め込み層１２，１４、ｎ型ウ
ェル領域２０，３０、ｐ＋型不純物領域２２，３２、ｎ
＋型不純物領域２４，３４、ｎ＋型ガードリング領域２
６，３６およびｐ型ウエル領域４０は、半導体基板１０
内にｎ型、ｎ＋型あるいはｐ＋型の不純物イオンを注入
して形成される。特に、ｎ＋型ガードリング領域２６，
３６は、ｎ型ウェル領域２０，３０より相対的に高濃度
の不純物を注入して形成される。
ェル領域２０，３０、ｐ＋型不純物領域２２，３２、ｎ
＋型不純物領域２４，３４、ｎ＋型ガードリング領域２
６，３６およびｐ型ウエル領域４０は、半導体基板１０
内にｎ型、ｎ＋型あるいはｐ＋型の不純物イオンを注入
して形成される。特に、ｎ＋型ガードリング領域２６，
３６は、ｎ型ウェル領域２０，３０より相対的に高濃度
の不純物を注入して形成される。
【００１６】そして、上記のような静電気保護回路にお
いては、ｐ＋型不純物領域２２およびｎ＋型不純物領域
２４が図２のダイオードＤ１（あるいはＤ３）のアノー
ドとカソードに各々該当する。これと同様に、ｐ＋型不
純物領域３２およびｎ＋型不純物領域３４がダイオード
Ｄ２（あるいはＤ４）のアノードとカソードに各々該当
する。したがって、ダイオードＤ１，Ｄ２に相当すると
すると、ｐ＋型不純物領域２２には電源供給パッド１
が、ｎ＋型不純物領域３４には電源供給パッド２が接続
され、ｎ＋型不純物領域２４とｐ＋型不純物領域３２は
短絡線５で接続される。また、ｐ＋型不純物領域２２
（または３２）とｎ型ウェル領域２０（または３０）そ
して半導体基板１０は、寄生バイポーラトランジスタの
エミッタ、ベース、そしてコレクタの役割をする。
いては、ｐ＋型不純物領域２２およびｎ＋型不純物領域
２４が図２のダイオードＤ１（あるいはＤ３）のアノー
ドとカソードに各々該当する。これと同様に、ｐ＋型不
純物領域３２およびｎ＋型不純物領域３４がダイオード
Ｄ２（あるいはＤ４）のアノードとカソードに各々該当
する。したがって、ダイオードＤ１，Ｄ２に相当すると
すると、ｐ＋型不純物領域２２には電源供給パッド１
が、ｎ＋型不純物領域３４には電源供給パッド２が接続
され、ｎ＋型不純物領域２４とｐ＋型不純物領域３２は
短絡線５で接続される。また、ｐ＋型不純物領域２２
（または３２）とｎ型ウェル領域２０（または３０）そ
して半導体基板１０は、寄生バイポーラトランジスタの
エミッタ、ベース、そしてコレクタの役割をする。
【００１７】しかし、上記の静電気保護回路において
は、ｎ型ウェル領域２０，３０内にｐ＋型不純物領域２
２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ＋
型ガードリング領域２６，３６が形成されており、この
ｎ＋型ガードリング領域２６，３６により寄生バイポー
ラトランジスタのベース濃度が非常に高くなる。これは
寄生バイポーラトランジスタからのキャリアの再結合率
を多く増加させ、寄生バイポーラトランジスタ各々のベ
ース電流が殆ど零になる結果をもたらす。したがって、
この静電気保護回路においては、寄生バイポーラトラン
ジスタによる電流経路が遮断されるものであり、ゆえ
に、電流消耗を減らすことができるとともに、外部から
印加される静電気を常に円滑に放電させることができ、
しかも、ＥＤＳテストでの半導体素子の不良誘発のよう
な問題点を解決することができる。
は、ｎ型ウェル領域２０，３０内にｐ＋型不純物領域２
２，３２とｎ＋型不純物領域２４，３４とを囲んでｎ＋
型ガードリング領域２６，３６が形成されており、この
ｎ＋型ガードリング領域２６，３６により寄生バイポー
ラトランジスタのベース濃度が非常に高くなる。これは
寄生バイポーラトランジスタからのキャリアの再結合率
を多く増加させ、寄生バイポーラトランジスタ各々のベ
ース電流が殆ど零になる結果をもたらす。したがって、
この静電気保護回路においては、寄生バイポーラトラン
ジスタによる電流経路が遮断されるものであり、ゆえ
に、電流消耗を減らすことができるとともに、外部から
印加される静電気を常に円滑に放電させることができ、
しかも、ＥＤＳテストでの半導体素子の不良誘発のよう
な問題点を解決することができる。
【００１８】
【発明の効果】以上詳述したように本発明の静電気保護
回路によれば、寄生バイポーラトランジスタによる電流
経路を遮断して、電流消耗を減らすことができるととも
に、外部から印加される静電気を常に円滑に放電させる
ことができ、しかも、ＥＤＳテストでの半導体素子の不
良誘発のような問題点を解決することができる。
回路によれば、寄生バイポーラトランジスタによる電流
経路を遮断して、電流消耗を減らすことができるととも
に、外部から印加される静電気を常に円滑に放電させる
ことができ、しかも、ＥＤＳテストでの半導体素子の不
良誘発のような問題点を解決することができる。
【図１】本発明の静電気保護回路の実施の形態を示す断
面図。
面図。
【図２】静電気保護回路の等価回路図。
【図３】従来の静電気保護回路の断面図。
【図４】従来の問題点を説明するための等価回路図。
１０ ｐ型半導体基板 １２，１４ ｎ型埋め込み層 ２０，３０ ｎ型ウェル領域 ２２，３２ ｐ＋型不純物領域 ２４，３４ ｎ＋型不純物領域 ２６，３６ ｎ＋型ガードリング領域
Claims (7)
- 【請求項１】 第１導電型半導体基板と、 前記半導体基板内に形成された第２導電型ウェル領域
と、 前記第２導電型ウェル領域内に形成された第１導電型不
純物領域と、 前記第２導電型ウェル領域内に形成された第２導電型不
純物領域と、 前記第１導電型不純物領域および前記第２導電型不純物
領域を囲んで前記第２導電型ウェル領域内に形成され、
第２導電型ウェル領域より高濃度の第２導電型ガードリ
ング領域とを具備することを特徴とする静電気保護回
路。 - 【請求項２】 前記第１導電型半導体基板はｐ型半導体
基板であることを特徴とする請求項１記載の静電気保護
回路。 - 【請求項３】 前記第２導電型ウェル領域はｎ型ウェル
領域であることを特徴とする請求項１記載の静電気保護
回路。 - 【請求項４】 前記第１導電型不純物領域はｐ＋型不純
物領域であり、前記第２導電型不純物領域はｎ＋型不純
物領域であることを特徴とする請求項１記載の静電気保
護回路。 - 【請求項５】 前記第１導電型不純物領域と前記第２導
電型不純物領域は、前記第２導電型ウェル領域の表面部
に所定間隔に隣接して設けられることを特徴とする請求
項１または４記載の静電気保護回路。 - 【請求項６】 前記ガードリング領域はｎ＋型不純物領
域であることを特徴とする請求項１記載の静電気保護回
路。 - 【請求項７】 前記第１導電型半導体基板内に第２導電
型埋め込み層が形成され、この第２導電型埋め込み層上
に前記第２導電型ウェル領域が形成され、前記第２導電
型ガードリング領域は前記第２導電型ウェル領域の表面
から前記第２導電型埋め込み層に到達して形成されてい
ることを特徴とする請求項１記載の静電気保護回路。
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