KR100470994B1 - 반도체장치의정전기보호장치 - Google Patents

반도체장치의정전기보호장치 Download PDF

Info

Publication number
KR100470994B1
KR100470994B1 KR1019970051167A KR19970051167A KR100470994B1 KR 100470994 B1 KR100470994 B1 KR 100470994B1 KR 1019970051167 A KR1019970051167 A KR 1019970051167A KR 19970051167 A KR19970051167 A KR 19970051167A KR 100470994 B1 KR100470994 B1 KR 100470994B1
Authority
KR
South Korea
Prior art keywords
impurity region
well
conductivity type
electrically connected
type
Prior art date
Application number
KR1019970051167A
Other languages
English (en)
Other versions
KR19990030769A (ko
Inventor
함석헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1019970051167A priority Critical patent/KR100470994B1/ko
Publication of KR19990030769A publication Critical patent/KR19990030769A/ko
Application granted granted Critical
Publication of KR100470994B1 publication Critical patent/KR100470994B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate

Abstract

본 발명의 정전기 보호장치는 제 1 및 제 2 정전기 보호소자로 구성된다. 제 1 정전기 보호소자는 입출력패드에 인접하여 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 1 웰과, 상기 전원라인에 전기적으로 연결되고 상기 제 1 웰내에 형성된 제 2 전도형, 즉 N형의 제 1 불순물영역와, 상기 입출력패드에 전기적으로 연결되고 상기 제 1 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 2 불순물영역과, 상기 전원라인에 전기적으로 연결되고 상기 제 2 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 3 불순물영역을 포함한다. 제 2 정전기 보호소자는 입출력패드에 인접하여 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 2 웰과, 상기 접지라인에 전기적으로 연결되고 상기 제 2 웰내에 형성된 제 2 전도형, 즉 N형의 제 4 불순물영역과, 상기 입출력패드에 전기적으로 연결되고 상기 제 4 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 5 불순물영역과, 상기 접지라인에 전기적으로 연결되고 상기 제 5 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 6 불순물영역을 포함한다.

Description

반도체장치의 정전기 보호장치{Semiconductor of ESD(Electrostatic Discharge)protection apparatus}
본 발명은 반도체 장치의 정전기 보호장치에 관한 것으로서, 특히 LSI급 아날로그 집적회로에 적합한 정전기 보호장치에 관한 것이다.
LSI(Large Scale Integration ) 아날로그 집적회로의 입출력신호의 주파수가 높아지는 추세이고 반도체 소자패턴의 미세화에 따라 제품의 신뢰성을 향상시키기 위하여 정전기 대책이 강구되고 있는 실정이다.
일반적으로, 반도체 집적회로의 입출력패드에 적용되는 정전기 보호장치는 도 1에 도시한 바와 같이, 입출력패드(10)와 내부회로(24)의 사이에 PN접합 다이오드(D1, D2)로 구성하여 다이오드를 통하여 정전기성 고전압펄스를 전원단자 및 접지단자로 바이패스시키고 있다. 즉, 입출력패드(10)에 전원전압(VDD)보다 높은 포지티브 고전압펄스가 인가될 경우에는 다이오드(16)을 통하여 전원라인(12)으로 방전시키고, 접지전압(VSS)보다 낮은 네가티브 고전압펄스가 인가될 경우에는 다이오드(18)을 통하여 접지라인(14)로 방전시킴으로써 내부회로(24)를 보호하게 된다. 미설명부호 20, 22는 다이오드의 PN접합 캐패시턴스를 나타낸다.
통상적으로 이러한 정전기 보호용 다이오드는 도 2 및 도 3에 도시한 바와 같이, P형 반도체 기판(30)에 P형 웰(32)를 형성하고 웰(32)내에 N+형 불순물영역(34)을 형성하고 그 둘레에 소정 간격 이격된 환형의 P+형 불순물영역(36)을 형성하고, N+형 불순물영역(34)에 입출력패드(10)을 연결하고 P+형 불순물영역(36)에 접지라인(14)를 연결함으로써 다이오드(18)을 형성하게 된다.
이와 같은 정전기 보호용 다이오드는 접합면적에 비례하는 접합캐패시턴스를 가지게 되므로 이 접합캐패시턴스가 클경우에는 입출력패드의 입력임피던스를 낮추는 방향으로 영향을 미치게 되어 고주파신호원이 입출력패드(10)에 연결될 경우에는 내부회로(24)에 충분한 신호레벨을 전달하는 것을 어렵게 한다.
따라서, 접합 캐패시턴스를 감소시키기 위하여 N+불순물영역(34)의 사이즈를 감소시키게 되면 다이오드의 순방향 턴온저항이 증가되므로 그만큼 정전기 방전효율이 떨어지게 되므로 내부회로에 대한 정전기 보호기능이 약화될 우려가 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 고주파 아날로그 집적회로에 적합한 정전기 보호장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 정전기 보호장치는 제 1 및 제 2 정전기 보호소자로 구성된다. 제 1 정전기 보호소자는 입출력패드에 인접하여 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 1 웰과, 상기 전원라인에 전기적으로 연결되고 상기 제 1 웰내에 형성된 제 2 전도형, 즉 N형의 제 1 불순물영역와, 상기 입출력패드에 전기적으로 연결되고 상기 제 1 불순물영역으로부터 소정 거리 이격된 상기 제 1 웰내의 상기 제 1 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 2 불순물영역과, 상기 전원라인에 전기적으로 연결되고 상기 제 2 불순물영역으로부터 소정 거리 이격된 상기 제 1 웰내의 상기 제 2 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 3 불순물영역을 포함한다. 제 2 정전기 보호소자는 입출력패드에 인접하여 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 2 웰과, 상기 접지라인에 전기적으로 연결되고 상기 제 2 웰내에 형성된 제 2 전도형, 즉 N형의 제 4 불순물영역과, 상기 입출력패드에 전기적으로 연결되고 상기 제 4 불순물영역으로부터 소정 거리 이격된 상기 제 2 웰내의 상기 제 4 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 5 불순물영역과, 상기 접지라인에 전기적으로 연결되고 상기 제 5 불순물영역으로부터 소정 거리 이격된 상기 제 2 웰내의 상기 제 5 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 6 불순물영역을 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.
도 4는 본 발명에 의한 반도체 집적회로의 정전기 보호회로의 구성을 나타낸다. 도 4에서 입출력패드(40)는 내부회로(58)에 연결된다. 전원라인(42)와 입출력패드(40) 사이에는 제 1 정전기 보호소자(46)가 연결되고, 접지라인(44)과 입출력패드(40) 사이에는 제 2 정전기 보호소자(48)가 연결된다. 제 1 정전기 보호소자(46)는 npn접합구조로 구성되어 순방향 접합캐패시턴스(50), 역방향 접합캐패시턴스(52)가 직렬연결구조로 나타나게 된다. 마찬가지로 제 2 정전기 보호소자(48)는 npn접합구조로 구성되어 순방향 접합캐패시턴스(54), 역방향 접합캐패시턴스(56)가 직렬연결구조로 나타나게 된다.
도 5 및 도 6을 참조하면, 정전기 보호소자(46, 48)은 의 평면구성을 나타낸다. 제 1 정전기 보호소자(46)는 입출력패드(40)에 인접하여 반도체 기판(60)에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 1 웰(62)과, 상기 전원라인(42)에 전기적으로 연결되고 상기 제 1 웰(62)내에 형성된 제 2 전도형, 즉 N형의 제 1 불순물영역(64)와, 상기 입출력패드(40)에 전기적으로 연결되고 상기 제 1 불순물영역(64)으로부터 소정 거리 이격된 상기 제 1 웰(62)내의 상기 제 1 불순물영역(64)의 둘레에 환형으로 형성된 제 2 전도형의 제 2 불순물영역(68)과, 상기 전원라인(42)에 전기적으로 연결되고 상기 제 2 불순물영역(66)으로부터 소정 거리 이격된 상기 제 1 웰(62)내의 상기 제 2 불순물영역(66)의 외측 둘레에 형성된 환형의 제 2 전도형의 제 3 불순물영역(68)을 포함한다.
제 2 정전기 보호소자(46)은 입출력패드(40)에 인접하여 반도체 기판(60)에 형성되고 전기적으로 플로팅된 제 1 전도형, 즉 P형의 제 2 웰(70)과, 상기 접지라인(44)에 전기적으로 연결되고 상기 제 2 웰(70)내에 형성된 제 2 전도형, 즉 N형의 제 4 불순물영역(72)와, 상기 입출력패드(40)에 전기적으로 연결되고 상기 제 4 불순물영역(72)으로부터 소정 거리 이격된 상기 제 2 웰(70)내의 상기 제 4 불순물영역(72)의 둘레에 환형으로 형성된 제 2 전도형의 제 5 불순물영역(74)과, 상기 접지라인(44)에 전기적으로 연결되고 상기 제 5 불순물영역(74)으로부터 소정 거리 이격된 상기 제 2 웰(63)내의 상기 제 5 불순물영역(74)의 외측 둘레에 형성된 환형의 제 2 전도형의 제 6 불순물영역(76)을 포함한다.
이와같이 구성된 본 발명의 작용은 다음과 같다.
입출력패드(40)에 전원전압(VDD) 보다 높은 포지티브 고전압펄스가 인가될 경우에는 제 1 정전기 보호소자(46)의 제 2 불순물영역(66)으로부터 제 1 및 제 3 불순물영역(64, 68)으로 전류패스가 형성되어 고전압펄스가 전원라인(42)으로 방전된다. 입출력패드(40)에 접지전압(VSS) 보다 낮은 네가티브 고전압펄스가 인가될 경우에는 제 2 정전기 보호소자(48)의 제 5 불순물영역(74)으로부터 제 4 및 제 6 불순물영역(72, 76)으로 전류패스가 형성되어 고전압펄스가 접지라인(44)으로 방전된다. 즉, 정전기 보호소자는 중간에 위치한 제 2 또는 제 5 불순물영역으로부터 내측 및 외측에 위치한 제 1 및 제 3 또는 제 4 및 제 6 불순물영역으로 방전패스가 형성되어 턴온저항이 낮아지게되므로 그만큼 방전효율이 향상되게 된다.
또한, PN접합의 역방향 항복전압특성에 의해 턴온특성이 결정되므로 턴온전압에 대한 전류방전특성이 향상되므로 정전기 보호특성이 향상되게 된다.
그리고, 정전기 보호소자는 베이스가 플로팅된 NPN트랜지스터구조를 가지므로 도 4에 도시한 바와 같이 PN접합의 순방향 접합캐패시턴스와 역방향 접합캐패시턴스가 직렬로 연결된 구성을 가지게 되므로 직렬연결의 전체 캐패시턴스가 감소되게 된다. 따라서, 입출력패드측에서 본 입력임피던스가 증가되므로 고주파신호원에 대한 입력신호레벨이 적정 수준으로 유지되어 내부회로(58)에 전달될 수 있게 된다.
이상과 같이 본 발명에서는 입출력패드의 정전기 보호소자를 베이스가 플로팅된 바이폴라 트랜지스터 구조로 구성함으로써 입력캐패시턴스를 작게 할 수 있어서 고주파 아날로그 신호에 대한 입력특성을 개선시킬 수 있으며 정전기 방전효율을 향상시킬 수 있다.
본 발명은 상술한 실시예에 국한되는 것이 아니라 후술된 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지로 변경이 가능하다. 예컨대, 본 발명의 실시예에서는 npn 트랜지스터의 구조를 예시하였으나 이를 pnp 트랜지스터구조로 실시할 수 있다.
도 1은 종래의 반도체 집적회로의 정전기 보호회로의 구성을 설명하기 위한 도면.
도 2는 도 1의 정전기 보호소자의 평면구성을 나타낸 도면.
도 3은 도 2의 Ⅲ-Ⅲ선의 단면구조를 나타낸 도면.
도 4는 본 발명에 의한 반도체 집적회로의 정전기 보호회로의 구성을 설명하기 위한 도면.
도 5는 도 4의 정전기 보호소자의 평면구성을 나타낸 도면.
도 6은 도 5의 Ⅵ-Ⅵ선의 단면구조를 나타낸 도면.

Claims (2)

  1. 입출력패드에 인접하여 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형의 제 1 웰;
    상기 전원라인에 전기적으로 연결되고 상기 제 1 웰내에 형성된 제 2 전도형의 제 1 불순물영역;
    상기 입출력패드에 전기적으로 연결되고 상기 제 1 불순물영역으로부터 소정 거리 이격된 상기 제 1 웰내의 상기 제 1 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 2 불순물영역;
    상기 전원라인에 전기적으로 연결되고 상기 제 2 불순물영역으로부터 소정 거리 이격된 상기 제 1 웰내의 상기 제 2 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 3 불순물영역;
    상기 제 1 웰에 인접하여 제 1 웰과는 분리되어 반도체 기판에 형성되고 전기적으로 플로팅된 제 1 전도형의 제 2 웰;
    상기 접지라인에 전기적으로 연결되고 상기 제 2 웰내에 형성된 제 2 전도형의 제 4 불순물영역;
    상기 입출력패드에 전기적으로 연결되고 상기 제 4 불순물영역으로부터 소정 거리 이격된 상기 제 2 웰내의 상기 제 4 불순물영역의 둘레에 환형으로 형성된 제 2 전도형의 제 5 불순물영역; 및
    상기 접지라인에 전기적으로 연결되고 상기 제 5 불순물영역으로부터 소정 거리 이격된 상기 제 2 웰내의 상기 제 5 불순물영역의 외측 둘레에 형성된 환형의 제 2 전도형의 제 6 불순물영역을 구비하는 것을 특징으로 하는 정전기 보호장치.
  2. 제 1 항에 있어서, 상기 제 1 전도형은 P형이고 상기 제 2 전도형은 N형인 것을 특징으로 하는 정전기 보호장치.
KR1019970051167A 1997-10-06 1997-10-06 반도체장치의정전기보호장치 KR100470994B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970051167A KR100470994B1 (ko) 1997-10-06 1997-10-06 반도체장치의정전기보호장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970051167A KR100470994B1 (ko) 1997-10-06 1997-10-06 반도체장치의정전기보호장치

Publications (2)

Publication Number Publication Date
KR19990030769A KR19990030769A (ko) 1999-05-06
KR100470994B1 true KR100470994B1 (ko) 2005-07-07

Family

ID=37303342

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970051167A KR100470994B1 (ko) 1997-10-06 1997-10-06 반도체장치의정전기보호장치

Country Status (1)

Country Link
KR (1) KR100470994B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3317345B2 (ja) * 1999-07-23 2002-08-26 日本電気株式会社 半導体装置
JP5010158B2 (ja) * 2006-03-09 2012-08-29 オンセミコンダクター・トレーディング・リミテッド 半導体装置
US11509133B2 (en) * 2020-12-23 2022-11-22 Amazing Microelectronic Corp. Transient voltage suppression device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012546A (ko) * 1994-09-26 1996-04-20 전압 혼용 인터페이스 및 멀티 레일의 분리된 파워 격자 응용을 위한 정전기 방전 보호 회로
JPH08204131A (ja) * 1995-01-25 1996-08-09 Nec Corp 半導体集積回路装置
KR960043993A (ko) * 1995-05-17 1996-12-23 김광호 정전기 보호 회로
KR970008563A (ko) * 1995-07-31 1997-02-24 문정환 이에스디(esd) 보호회로
KR19980053137A (ko) * 1996-12-26 1998-09-25 문정환 정전기(Electro Static Discharge) 보호회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960012546A (ko) * 1994-09-26 1996-04-20 전압 혼용 인터페이스 및 멀티 레일의 분리된 파워 격자 응용을 위한 정전기 방전 보호 회로
JPH08204131A (ja) * 1995-01-25 1996-08-09 Nec Corp 半導体集積回路装置
KR960043993A (ko) * 1995-05-17 1996-12-23 김광호 정전기 보호 회로
KR970008563A (ko) * 1995-07-31 1997-02-24 문정환 이에스디(esd) 보호회로
KR19980053137A (ko) * 1996-12-26 1998-09-25 문정환 정전기(Electro Static Discharge) 보호회로

Also Published As

Publication number Publication date
KR19990030769A (ko) 1999-05-06

Similar Documents

Publication Publication Date Title
US6236087B1 (en) SCR cell for electrical overstress protection of electronic circuits
US5646433A (en) Pad protection diode structure
US6919603B2 (en) Efficient protection structure for reverse pin-to-pin electrostatic discharge
JP3949251B2 (ja) 静電気保護回路
KR0139648B1 (ko) 트리거 전압이 낮은 scr 보호장치 및 보호회로
US5548134A (en) Device for the protection of an integrated circuit against electrostatic discharges
US9997510B2 (en) Semiconductor device layout structure
JPH02119262A (ja) 半導体装置
US5675469A (en) Integrated circuit with electrostatic discharge (ESD) protection and ESD protection circuit
US4543593A (en) Semiconductor protective device
US6215135B1 (en) Integrated circuit provided with ESD protection means
EP0136868A2 (en) Semiconductor device with protective elements
US7498615B2 (en) Electro-static discharge protection circuit and semiconductor device having the same
JPH1084098A (ja) 三重井戸技術を用いた高密度ｄｒａｍのｅｓｄ保護
KR100470994B1 (ko) 반도체장치의정전기보호장치
US5708289A (en) Pad protection diode structure
US7449750B2 (en) Semiconductor protection device
JP2003060059A (ja) 保護回路および保護素子
US6144066A (en) Protection of the logic well of a component including an integrated MOS power transistor
US7940499B2 (en) Multi-pad shared current dissipation with heterogenic current protection structures
CA2362428A1 (en) Electrostatic discharge protection of integrated circuits
JPH01214055A (ja) 静電破壊保護装置
US20230290771A1 (en) Electro-static discharge protection devices having a low trigger voltage
US6507089B1 (en) Semiconductor device, semiconductor integrated circuit, and method for manufacturing semiconductor device
KR0169359B1 (ko) 반도체 장치의 보호 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee