JPH08204131A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【目的】 静電破壊保護機能を有するＩＣにおいて、チ
ップ面積の増大を抑えつつＣＤＭ（Ｃｈａｎｇｅ Ｄｅ
ｖｉｃｅ Ｍｏｄｅｌ）試験法で十分な静電破壊耐量
を得る。 【構成】 浮遊容量の大きな電源端子３−１，３−４や
接地端子３−３，３−６，３−７の保護素子を夫々２個
並列に設ける（２−１ａ，２−１ｂ，２−３ａ，２−３
ｂ，２−４ａ，２−４ｂ，２−６ａ，２−６ｂ，２−７
ａ，２−７ｂ）。これ等保護素子の導通抵抗は入力端子
３−２，３−５，３−ｎの保護素子２−２，２−５，２
−ｎのそれに比し半分となり、よって浮遊容量の放電電
流による保護素子の導通抵抗の電圧降下は小となり、静
電破壊耐量が向上する。
ップ面積の増大を抑えつつＣＤＭ（Ｃｈａｎｇｅ Ｄｅ
ｖｉｃｅ Ｍｏｄｅｌ）試験法で十分な静電破壊耐量
を得る。 【構成】 浮遊容量の大きな電源端子３−１，３−４や
接地端子３−３，３−６，３−７の保護素子を夫々２個
並列に設ける（２−１ａ，２−１ｂ，２−３ａ，２−３
ｂ，２−４ａ，２−４ｂ，２−６ａ，２−６ｂ，２−７
ａ，２−７ｂ）。これ等保護素子の導通抵抗は入力端子
３−２，３−５，３−ｎの保護素子２−２，２−５，２
−ｎのそれに比し半分となり、よって浮遊容量の放電電
流による保護素子の導通抵抗の電圧降下は小となり、静
電破壊耐量が向上する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に静電破壊保護機能を有する半導体集積回路装置
に関するものである。
し、特に静電破壊保護機能を有する半導体集積回路装置
に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置の静
電破壊保護回路は図３に示す構成となっている。すなわ
ち、図３において、入力端子及び出力端子、更には電源
端子及び接地端子の全ての各端子３−１〜３−ｎはその
近傍に形成された共通の配線（共通放電線）１に、夫々
対応する保護素子２−１〜２−ｎを介して接続されてい
る。
電破壊保護回路は図３に示す構成となっている。すなわ
ち、図３において、入力端子及び出力端子、更には電源
端子及び接地端子の全ての各端子３−１〜３−ｎはその
近傍に形成された共通の配線（共通放電線）１に、夫々
対応する保護素子２−１〜２−ｎを介して接続されてい
る。
【０００３】尚、６は内部回路を示しており、トランジ
スタＱ１，Ｑ２によりこの内部回路６の入力バッファが
形成されトランジスタＱ３，Ｑ４により出力バッファが
形成されている。入力バッファへは、入力端子３−２か
ら抵抗Ｒ及びトランジスタＱ５からなる入力保護回路を
介して入力信号が印加され、内部回路６へ当該入力バッ
ファの出力信号が導入される。
スタＱ１，Ｑ２によりこの内部回路６の入力バッファが
形成されトランジスタＱ３，Ｑ４により出力バッファが
形成されている。入力バッファへは、入力端子３−２か
ら抵抗Ｒ及びトランジスタＱ５からなる入力保護回路を
介して入力信号が印加され、内部回路６へ当該入力バッ
ファの出力信号が導入される。
【０００４】この内部回路６の出力信号はトランジスタ
Ｑ３，Ｑ４による出力バッファを介して出力端子３−５
へ導出されて外部へ出力されることになる。
Ｑ３，Ｑ４による出力バッファを介して出力端子３−５
へ導出されて外部へ出力されることになる。
【０００５】保護素子２−１〜２−ｎは通常の使用電圧
に対しては導通することはないが、静電パルスの如く過
電圧が端子間に加わると導通する。例えば、図３におい
て入力端子３−２と出力端子３−５間に静電パルスが加
わると、保護素子２−２と２−５とが導通状態となっ
て、保護素子２−２，共通放電線１，保護素子２−５と
いう導通経路が形成されて電流が流れ、静電パルスが放
電して内部回路６を保護するものである。
に対しては導通することはないが、静電パルスの如く過
電圧が端子間に加わると導通する。例えば、図３におい
て入力端子３−２と出力端子３−５間に静電パルスが加
わると、保護素子２−２と２−５とが導通状態となっ
て、保護素子２−２，共通放電線１，保護素子２−５と
いう導通経路が形成されて電流が流れ、静電パルスが放
電して内部回路６を保護するものである。
【０００６】また、特開平３−７２６６６号公報には静
電破壊保護機能を有する他の例が開示されている。この
例では、図３の共通放電線１の代わりに、例えばチップ
占有面積が最も大きい内部メイン回路ブロックのアース
ラインを用い、このアースラインと近傍の入出力端子と
の間に夫々保護素子を接続する構造とすることにより、
保護素子を接続するための配線の引き回しを短くして、
保護素子の導通抵抗を実質的に小とすると共に保護素子
を設けることによる集積度の低下を防止するようにして
いる。
電破壊保護機能を有する他の例が開示されている。この
例では、図３の共通放電線１の代わりに、例えばチップ
占有面積が最も大きい内部メイン回路ブロックのアース
ラインを用い、このアースラインと近傍の入出力端子と
の間に夫々保護素子を接続する構造とすることにより、
保護素子を接続するための配線の引き回しを短くして、
保護素子の導通抵抗を実質的に小とすると共に保護素子
を設けることによる集積度の低下を防止するようにして
いる。
【０００７】
【発明が解決しようとする課題】この様な静電破壊保護
回路の静電破壊耐量の試験を行う場合、上記の如く任意
の２端子間に静電パルスを与える方法と、試験デバイス
自体を帯電させた後に任意の端子を接地して放電させる
方法（ＣＤＭ法：Ｃｈａｒｇｅｄ ＤｅｖｉｃｅＭｏｄ
ｅｌ法）とがある。
回路の静電破壊耐量の試験を行う場合、上記の如く任意
の２端子間に静電パルスを与える方法と、試験デバイス
自体を帯電させた後に任意の端子を接地して放電させる
方法（ＣＤＭ法：Ｃｈａｒｇｅｄ ＤｅｖｉｃｅＭｏｄ
ｅｌ法）とがある。
【０００８】後者のＣＤＭ法では、前者の場合に比べる
と放電経路が異なっている。例えば、図３に示した試験
デバイスを帯電させて入力端子を接地させた場合の放電
経路を図４を用いて説明する。図４では、試験デバイス
を帯電させて入力端子３−２を接地した場合を示す。
と放電経路が異なっている。例えば、図３に示した試験
デバイスを帯電させて入力端子を接地させた場合の放電
経路を図４を用いて説明する。図４では、試験デバイス
を帯電させて入力端子３−２を接地した場合を示す。
【０００９】試験デバイスを帯電させると電荷はデバイ
ス内の浮遊容量４ａ〜４ｃに蓄えられる。浮遊容量４ａ
〜４ｃは入力端子３−２，接地（Ｇｎｄ）端子３−３，
出力端子３−５に夫々付帯する浮遊容量である。一般
に、接地端子３−３の浮遊容量４ｂは入出力端子の浮遊
容量４ａ，４ｃに比べて極めて大きいために、入力端子
を接地した場合、放電電流は放電経路５ｂを経て流れる
ものが主であり、他の放電経路５ａ，５ｃを経て流れる
ものは僅かであって無視できるものである。その結果、
主に放電経路５ｂ中の保護素子２−３を経て放電電流が
流れることになる。
ス内の浮遊容量４ａ〜４ｃに蓄えられる。浮遊容量４ａ
〜４ｃは入力端子３−２，接地（Ｇｎｄ）端子３−３，
出力端子３−５に夫々付帯する浮遊容量である。一般
に、接地端子３−３の浮遊容量４ｂは入出力端子の浮遊
容量４ａ，４ｃに比べて極めて大きいために、入力端子
を接地した場合、放電電流は放電経路５ｂを経て流れる
ものが主であり、他の放電経路５ａ，５ｃを経て流れる
ものは僅かであって無視できるものである。その結果、
主に放電経路５ｂ中の保護素子２−３を経て放電電流が
流れることになる。
【００１０】尚、図５に、接地端子３−３から入力端子
３−２に放電電流Ｉが流れる場合の等価回路を示してい
る。この放電電流Ｉが流れると、接地端子３−３と入力
端子３−２との間に加わる電圧は、保護素子の導通抵抗
値をＲとすると、Ｉ・２Ｒとなり（保護素子以外の抵抗
は無視する）、Ｒが大きいと内部回路６に高い電圧が印
加されることになって内部回路を破壊してしまう。
３−２に放電電流Ｉが流れる場合の等価回路を示してい
る。この放電電流Ｉが流れると、接地端子３−３と入力
端子３−２との間に加わる電圧は、保護素子の導通抵抗
値をＲとすると、Ｉ・２Ｒとなり（保護素子以外の抵抗
は無視する）、Ｒが大きいと内部回路６に高い電圧が印
加されることになって内部回路を破壊してしまう。
【００１１】そこで、保護素子の導通抵抗値Ｒを小さく
すると、保護素子の面積が増大してチップ面積が増加す
ることになる。特に端子数が多い場合は、チップ面積の
増大が顕著になるという問題がある。
すると、保護素子の面積が増大してチップ面積が増加す
ることになる。特に端子数が多い場合は、チップ面積の
増大が顕著になるという問題がある。
【００１２】また、特開平３−７２６６６号公報開示の
技術においても、ＣＤＭ法を適用した場合、保護素子の
導通時の抵抗値は特に言及されておらず、よって全て同
一の値Ｒを有しているとみなされるために、上述と同一
の問題が生じる。
技術においても、ＣＤＭ法を適用した場合、保護素子の
導通時の抵抗値は特に言及されておらず、よって全て同
一の値Ｒを有しているとみなされるために、上述と同一
の問題が生じる。
【００１３】本発明の目的は、チップ面積の増大を最小
限に抑えつつＣＤＭ法試験法において十分な静電破壊耐
量を得ることができる半導体集積回路装置を提供するこ
とである。
限に抑えつつＣＤＭ法試験法において十分な静電破壊耐
量を得ることができる半導体集積回路装置を提供するこ
とである。
【００１４】
【課題を解決するための手段】本発明による半導体集積
回路装置は、半導体基板上に形成された第１の端子群
と、この第１の端子群が有する浮遊容量よりも大なる浮
遊容量を夫々有する端子を含む第２の端子群と、前記第
１及び第２の端子群の各端子に共通に設けられた共通配
線と、この共通配線と前記第１の端子群の各端子との間
に夫々接続された端子間に過電圧が印加された時導通し
て導通経路を夫々形成するための第１の保護素子群と、
前記共通配線と前記第２の端子群の各端子との間に夫々
接続されて端子間に過電圧が印加された時導通して導通
経路を形成しかつ前記第１の保護素子群の各導通抵抗値
よりも小なる導通抵抗値を有する第２の保護素子群とを
含むことを特徴としている。
回路装置は、半導体基板上に形成された第１の端子群
と、この第１の端子群が有する浮遊容量よりも大なる浮
遊容量を夫々有する端子を含む第２の端子群と、前記第
１及び第２の端子群の各端子に共通に設けられた共通配
線と、この共通配線と前記第１の端子群の各端子との間
に夫々接続された端子間に過電圧が印加された時導通し
て導通経路を夫々形成するための第１の保護素子群と、
前記共通配線と前記第２の端子群の各端子との間に夫々
接続されて端子間に過電圧が印加された時導通して導通
経路を形成しかつ前記第１の保護素子群の各導通抵抗値
よりも小なる導通抵抗値を有する第２の保護素子群とを
含むことを特徴としている。
【００１５】
【作用】電源端子や接地端子等浮遊容量の大なる端子群
の保護素子の導通抵抗値を、他の入出力端子等浮遊容量
の小なる端子群の保護素子のそれよりも小に設定する。
従って、大なる浮遊容量からの放電電流による保護素子
の導通抵抗の電圧降下は従来に比し低くなり、よって端
子間に生ずる電圧はそれだけ小となって内部回路保護が
図れ、静電破壊耐圧量を充分にとることができる。
の保護素子の導通抵抗値を、他の入出力端子等浮遊容量
の小なる端子群の保護素子のそれよりも小に設定する。
従って、大なる浮遊容量からの放電電流による保護素子
の導通抵抗の電圧降下は従来に比し低くなり、よって端
子間に生ずる電圧はそれだけ小となって内部回路保護が
図れ、静電破壊耐圧量を充分にとることができる。
【００１６】また、電源端子や接地端子等浮遊容量の大
なる端子群は入出力端子等浮遊容量の小なる端子群より
も端子数は極めて少ないとみなせるので、保護素子の導
通抵抗値を小とすることによる保護素子の面積増大はそ
れほど問題とはならない。
なる端子群は入出力端子等浮遊容量の小なる端子群より
も端子数は極めて少ないとみなせるので、保護素子の導
通抵抗値を小とすることによる保護素子の面積増大はそ
れほど問題とはならない。
【００１７】
【実施例】以下に図面を用いて本発明の実施例について
説明する。
説明する。
【００１８】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。本例におい
ては、浮遊容量が大である電源端子（Ｖｃｃ端子）３−
１，３−４及び接地端子（Ｇｎｄ端子）３−３，３−
６，３−７と共通放電線（アルミ配線）１との間の各保
護素子を、夫々２個並列に形成することにより、浮遊容
量が小さい入出力端子３−２，３−５，３−ｎ等と共通
放電線１との間の各保護素子の導通抵抗値の半分となる
様にしている。
３と同等部分は同一符号により示している。本例におい
ては、浮遊容量が大である電源端子（Ｖｃｃ端子）３−
１，３−４及び接地端子（Ｇｎｄ端子）３−３，３−
６，３−７と共通放電線（アルミ配線）１との間の各保
護素子を、夫々２個並列に形成することにより、浮遊容
量が小さい入出力端子３−２，３−５，３−ｎ等と共通
放電線１との間の各保護素子の導通抵抗値の半分となる
様にしている。
【００１９】すなわち、電源端子３−１と共通放電線１
との間には保護素子２−１ａ，２−１ｂの２つを並列に
設け、各々の導通抵抗値は共にＲΩとする。他の電源端
子３−４や接地端子３−３，３−６，３−７についても
同様である。
との間には保護素子２−１ａ，２−１ｂの２つを並列に
設け、各々の導通抵抗値は共にＲΩとする。他の電源端
子３−４や接地端子３−３，３−６，３−７についても
同様である。
【００２０】従って、前述した如く、ＣＤＭ試験法によ
ってデバイスを帯電させ、入力端子３−２を接地した場
合、接地端子３−３から入力端子３−２へ流れる電流Ｉ
によって、入力端子３−２と接地端子３−３との間に生
ずる電圧は、図２の等価回路から、Ｉ・（３／２）Ｒと
なり、従来の場合の３／４の電圧となるので、内部回路
６の保護性がより向上するのである。
ってデバイスを帯電させ、入力端子３−２を接地した場
合、接地端子３−３から入力端子３−２へ流れる電流Ｉ
によって、入力端子３−２と接地端子３−３との間に生
ずる電圧は、図２の等価回路から、Ｉ・（３／２）Ｒと
なり、従来の場合の３／４の電圧となるので、内部回路
６の保護性がより向上するのである。
【００２１】接地端子，電源端子の保護素子のみを、他
の入出力端子の保護素子の面積よりも２倍増大させる必
要があるが、一般に入出力端子数に比して接地端子や電
源端子の数は極めて少ないので、チップ面積の増大は無
視できるものである。
の入出力端子の保護素子の面積よりも２倍増大させる必
要があるが、一般に入出力端子数に比して接地端子や電
源端子の数は極めて少ないので、チップ面積の増大は無
視できるものである。
【００２２】保護素子の例としては、周知のものを使用
できるが、例えば、半導体基板またはウェルをベースと
したバイポーラトランジスタや、半導体基板表面にフィ
ールド酸化膜を隔てて不純物拡散層を一対対向して形成
することにより得られるＭＯＳ型トランジスタやフィー
ルド型トランジスタを用いることができる。
できるが、例えば、半導体基板またはウェルをベースと
したバイポーラトランジスタや、半導体基板表面にフィ
ールド酸化膜を隔てて不純物拡散層を一対対向して形成
することにより得られるＭＯＳ型トランジスタやフィー
ルド型トランジスタを用いることができる。
【００２３】
【発明の効果】本発明によれば、浮遊容量が大なる端子
の保護素子の導通抵抗値を他の浮遊容量が小なる端子の
保護素子のそれに比し小に設定することにより、チップ
面積の増大なくまたＣＤＭ試験法においても高静電破壊
耐量が得られるという効果がある。
の保護素子の導通抵抗値を他の浮遊容量が小なる端子の
保護素子のそれに比し小に設定することにより、チップ
面積の増大なくまたＣＤＭ試験法においても高静電破壊
耐量が得られるという効果がある。
【図１】本発明の実施例の回路図である。
【図２】図１の回路のＣＤＭ法による静電破壊試験時の
放電経路を示す等価回路図である。
放電経路を示す等価回路図である。
【図３】従来の静電保護回路の例を示す図である。
【図４】図３の回路のＣＤＭ法による静電破壊試験時の
放電経路を示す図である。
放電経路を示す図である。
【図５】図４の等価回路を示す図である。
１ 共通放電線 ２−１〜２−ｎ 保護素子 ３−１〜３−ｎ 端子 ４ａ〜４ｃ 浮遊容量 ６ 内部回路 Ｉ 放電電流
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０３Ｋ 19/003 Ｚ
Claims (3)
- 【請求項１】 半導体基板上に形成された第１の端子群
と、この第１の端子群が有する浮遊容量よりも大なる浮
遊容量を夫々有する端子を含む第２の端子群と、前記第
１及び第２の端子群の各端子に共通に設けられた共通配
線と、この共通配線と前記第１の端子群の各端子との間
に夫々接続された端子間に過電圧が印加された時導通し
て導通経路を夫々形成するための第１の保護素子群と、
前記共通配線と前記第２の端子群の各端子との間に夫々
接続されて端子間に過電圧が印加された時導通して導通
経路を形成しかつ前記第１の保護素子群の各導通抵抗値
よりも小なる導通抵抗値を有する第２の保護素子群とを
含むことを特徴とする半導体集積回路装置。 - 【請求項２】 前記第２の端子群は接地端子を含むこと
を特徴とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記第２の端子群は電源端子を含むこと
を特徴とする請求項１または２記載の半導体集積回路装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009375A JP2636773B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置 |
| TW085100814A TW366583B (en) | 1995-01-25 | 1996-01-24 | Semiconductor device having an ESD protective circuitry |
| KR1019960001619A KR100194005B1 (ko) | 1995-01-25 | 1996-01-25 | Esd 보호 회로를 갖는 반도체장치 |
| US08/591,025 US5706156A (en) | 1995-01-25 | 1996-01-25 | Semiconductor device having an ESD protective circuitry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009375A JP2636773B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08204131A true JPH08204131A (ja) | 1996-08-09 |
| JP2636773B2 JP2636773B2 (ja) | 1997-07-30 |
Family
ID=11718718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009375A Expired - Lifetime JP2636773B2 (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5706156A (ja) |
| JP (1) | JP2636773B2 (ja) |
| KR (1) | KR100194005B1 (ja) |
| TW (1) | TW366583B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100337923B1 (ko) * | 2000-07-24 | 2002-05-24 | 박종섭 | Ｅｓｄ 보호 장치 |
| KR100470994B1 (ko) * | 1997-10-06 | 2005-07-07 | 삼성전자주식회사 | 반도체장치의정전기보호장치 |
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- 1996-01-25 US US08/591,025 patent/US5706156A/en not_active Expired - Lifetime
Cited By (2)
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|---|---|---|---|---|
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