JPH065705B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPH065705B2
JPH065705B2 JP1209167A JP20916789A JPH065705B2 JP H065705 B2 JPH065705 B2 JP H065705B2 JP 1209167 A JP1209167 A JP 1209167A JP 20916789 A JP20916789 A JP 20916789A JP H065705 B2 JPH065705 B2 JP H065705B2
Authority
JP
Japan
Prior art keywords
terminal
circuit block
ground
power supply
ground line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP1209167A
Other languages
English (en)
Other versions
JPH0372666A (ja
Inventor
宏 高本
真 瀬川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP1209167A priority Critical patent/JPH065705B2/ja
Priority to US07/564,615 priority patent/US5079612A/en
Priority to EP90115402A priority patent/EP0412561B1/en
Priority to DE69013267T priority patent/DE69013267T2/de
Priority to KR1019900012365A priority patent/KR930011797B1/ko
Publication of JPH0372666A publication Critical patent/JPH0372666A/ja
Publication of JPH065705B2 publication Critical patent/JPH065705B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体集積回路装置に関するもので、特に過電
圧から回路を保護する素子を有したものに関する。
（従来の技術） 半導体集積回路装置において、サージ電圧等の過電圧か
ら回路を保護するために、入力端子、出力端子、電源端
子を、それぞれ接地端子に対して保護素子で接続し、過
電圧が印加された場合に短絡して過電流が回路に流れ込
むのを防止することが行われている。ここで保護素子と
して、バイポーラトランジスタやフィールド型トランジ
スタ、ＭＯＳ型トランジスタ等が一般に用いられてい
る。
ところが、電源端子とこれに対応する接地端子の組み合
わせを二つ以上有する回路においては、全ての接地端子
に対して、各々の入力端子あるいは出力端子を保護素子
で接続し、さらに電源端子と接地端子とを保護素子で接
続する必要がある。これは、いずれの接地端子や電源端
子を基準電位とした場合にも、各々の入力端子や出力端
子が過電圧に対して、所定の電圧（以下、ＥＳＤ耐圧と
称する）に耐え得ることが必要だからである。
この場合の保護素子の配列状態を、第９図に示す。ここ
で保護素子５１として、半導体基板またはウエルをベー
スとしたバイポーラトランジスタを用いている。ここで
保護すべき回路は、チップ面積の大部分を占有し主要な
回路機能を有する回路ブロック（以下、内部回路用ブロ
ックと称す）と、その他の一部分の面積を占めインター
フェイスとしての機能を有する二つの回路ブロック（以
下、それぞれ出力バッファ回路用ブロックＡ、出力バッ
ファ回路用ブロックＢとそれぞれ称す）とから構成され
ている。そして内部回路用ブロックには内部回路用電源
Ｖcc端子１０１、内部回路用接地Ｖss端子１０２及び入
力端子１０３が設けられ、出力バッファ回路用ブロック
Ａには出力バッファ回路用電源ＶccoA端子１０４、出力
バッファ回路用接地ＶssoA端子１０５及び出力Ａ端子１
０６、さらに出力バッファ回路用ブロックＢには出力バ
ッファ回路用電源ＶccoB端子１０７、出力バッファ回路
用接地ＶssoB端子１０８及び出力Ｂ端子１０９がそれぞ
れ設けられている。
そしてこの第９図に表されている各々の端子間の保護素
子５１の配置を、より明確に把握できるよう、入力端子
１０３、出力Ａ端子１０６、出力Ｂ端子１０９毎に示し
たのが第１０図、第１１図及び第１２図である。第１０
図は、入力端子１０３と、各接地端子１０２，１０５，
１０８、及び各電源端子１０１，１０４，１０７との間
に接続された保護素子５１の配列を示したものである。
上述したように、いずれか一つの電源端子あるいは接地
端子を基準電位とした場合にも、この入力端子１０３が
ＥＳＤ耐圧を満足できるように、入力端子１０３と全て
の接地端子１０２，１０５，１０８とを接続し、さらに
それぞれの接地端子１０２，１０５，１０８に対応する
電源端子１０１，１０４，１０７との間にも保護素子５
１をそれぞれ接続させている。また第１１図は出力Ａ端
子１０６と各接地端子１０２，１０５，１０８及び各電
源端子１０１，１０４，１０７との間の配列を、第１２
図は出力Ｂ端子１０９と各接地端子１０２，１０５，１
０８及び各電源端子１０１，１０４，１０７との間の配
列をそれぞれ示しているが、この場合も同様に、出力Ａ
端子１０６又は出力Ｂ端子１０９と、全ての接地端子１
０２，１０５，１０８とが接続され、さらにそれぞれの
接地端子１０２，１０５，１０８に対応する電源端子１
０１，１０４，１０７との間にも保護素子５１が接続さ
れている。
（発明が解決しようとする課題） しかし、それぞれの入力端子１０３、出力Ａ端子１０
６、出力Ｂ端子１０９に対して、全ての接地端子１０
２，１０５，１０８及び電源端子１０１，１０４，１０
７との間に保護素子５１を接続する必要上、保護素子５
１の組み合わせ数が多く、チップ面積が増大しコストが
上昇するという問題があった。
また第９図から明らかなように、このような入力端子１
０３、出力Ａ端子１０６、出力Ｂ端子１０９と全ての接
地端子１０２，１０５，１０８及び電源端子１０１，１
０４，１０７との間の接続を実現するべく、配線を複雑
にめぐらす必要が生じ、やはりチップ面積の増大及びコ
ストの上昇を招いていた。特に、チップの一部分の面積
しか占めない出力バッファ回路用ブロックＡとブロック
Ｂとの間で、例えば出力バッファ回路用ブロックＡの出
力Ａ端子１０６と出力バッファ回路用ブロックＢの接地
ＶssoB端子１０８との接続等は、距離が離れているため
配線を複雑化させていた。
本発明は上記事情に鑑みてなされたもので、複数の電源
端子及び接地端子を有しており、いずれか一つを基準電
位とした場合にも全ての入力端子あるいは出力端子にお
いてＥＳＤ耐圧を満足し、かつ各端子間に接続する保護
素子の組み合わせ数の増大や配線の複雑化を防止し、チ
ップ面積の縮小化及びコスト低減を達成し得る半導体集
積回路装置を提供することを目的とする。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体集積回路装置は、接地端子をそれぞれに
有した回路ブロックを二つ以上備え、各々の接地端子に
対して、各々の回路ブロックが有する電源端子、出力端
子又は入力端子が保護素子によってそれぞれ接続されて
おり、各々の端子間に過電圧が印加された場合に短絡し
て過電流を流すことによって回路を保護する短絡経路を
有した装置であって、回路ブロックのうち、チップ占有
面積が最も大きいメイン回路ブロックが有する接地端子
に接続され、このメイン回路ブロックの配線領域内でサ
ブ回路ブロックに近接した位置に配線された第１のアー
スラインと、回路ブロックのうち、メイン回路ブロック
以外のサブ回路ブロックが有する接地端子に接続され、
このサブ回路ブロックの配線領域内で、メイン回路ブロ
ックに近接した位置に配線された第２のアースライン
と、第１のアースラインと第２のアースラインとの間に
接続された保護素子とを備え、第１又は第２のアースラ
インのうちの少なくとも一つを経て短絡経路が形成され
ることを特徴としている。
またメイン回路ブロックが有する電源端子に接続され、
このメイン回路ブロックの配線領域内で、第１のアース
ラインに近接した位置に配線された電源ラインと、この
電源ラインと第１のアースラインとの間に接続された二
つ以上の保護素子とをさらに備え、保護素子は所定の間
隔をあけて接続されていてもよい。
ここで保護素子は、半導体基板または半導体基板表面に
形成されたウエルをベースとしたバイポーラトランジス
タ、又は半導体基板上あるいは半導体基板表面に形成さ
れたウエル上のゲート酸化膜及びゲート電極の両端に不
純物拡散層を形成して得られたＭＯＳ型のトランジス
タ、又は半導体基板上あるいは半導体基板表面に形成さ
れたウエル表面上のフィールド酸化膜の表面上にアルミ
ニウム又は多結晶シリコンから成る電極を形成して得ら
れたフィールド型トランジスタであってもよい。
（作用） メイン回路ブロックの接地端子に接続された第１のアー
スラインと、サブ回路ブロックの接地端子に接続された
第２のアースラインとが保護素子によって接続されてお
り、各々の端子間に過電圧が印加されると、第１又は第
２の少なくとも一つのアースラインを経て短絡経路を過
電流が流れて回路が保護される。また各々の接地端子は
第１のアースライン、第２のアースライン及び保護素子
を介して接続されているため、いずれか一つを基準電位
とした場合にも過電圧から回路が保護される。この場合
に第１のアースラインは、チップ面積が最も大きいメイ
ン回路ブロックの配線領域内でサブ回路ブロックに近接
して配線されており、第２のアースラインもサブ回路ブ
ロックの配線領域内でメイン回路ブロックに近接して配
線されている。この第１と第２のアースラインが保護素
子で接続されており、この第１又は第２のアースライン
の少なくとも一つを経て短絡経路が形成されるため、他
の各々の端子間を保護素子で接続する際に、各々の接続
距離が短縮化されて配線の複雑化が防止され、また保護
素子の組み合わせの数の増加も防止される。
また、メイン回路ブロックの電源ラインがこのブロック
の配線領域内で第１のアースラインに近接してさらに配
線されている場合には、第１のアースラインとこの電源
ラインは共に配線長が長くなり、配線抵抗が増加しがち
であるが、この電源ラインと第１のアースラインとが複
数個の保護素子により所定の間隔をあけて接続されるこ
とにより、この保護素子を介して形成される短絡経路に
おける見かけ上の配線抵抗は小さくなり、過電流は支障
なくこの短絡経路を流れて回路は保護される。
ここで、保護素子としては半導体基板または半導体基板
表面に形成されたウエルをベースとしたバイポーラトラ
ンジスタを用いた場合には、各々の端子間に過電圧が印
加されるとブレークダウンが起こり、エミッタとコレク
タの間に導通が生じ短絡経路が形成されて過電流が接地
端子に流れ、回路が保護される。
（実施例） 以下本発明の一実施例について、図面を参照して説明す
る。本実施例において対象とする回路は、第２図に示さ
れたように、チップ面積の大部分を占有し主要な回路機
能を有するメイン回路ブロックとしての内部回路用ブロ
ック１と、その他の一部分の面積を占めインターフェイ
スとしての機能を有する二つのサブ回路ブロックとして
の出力バッファ回路用ブロックＡ２及び出力バッファ回
路用ブロックＢ３とから構成されている。そして内部回
路用ブロック１には内部回路用電源Ｖcc端子１０１、内
部回路用接地Ｖss端子１０２及び入力端子１０３が設け
られ、出力バッファ回路用ブロックＡ２には出力バッフ
ァ回路用電源ＶccoA端子１０４、出力バッファ回路用接
地ＶssoA端子１０５及び出力Ａ端子１０６、さらに出力
バッファ回路用ブロックＢ３には出力バッファ回路用電
源端子ＶccoB１０７、出力バッファ回路用接地ＶssoB端
子１０８及び出力Ｂ端子１０９がそれぞれ設けられてい
る。
このように、保護すべき回路を三つの回路用ブロック
１，２及び３に分割して各端子間を保護素子で接続した
状態を示したのが第１図である。このように、チップの
大部分の面積を占有する内部回路用ブロック１における
接地Ｖss端子１０２に接続されたアースライン２２を主
要なラインとして、内部回路用ブロック１の配線領域内
で他のブロック２及び３に近接して配線し、このアース
ライン２２と他の接地ＶssoA端子１０５、又は接地Ｖss
oB端子１０８に接続されたアースライン３２又は４２と
の間に保護素子１５，１６を接続する。
この各々の保護素子の接続関係を、個別に示したのが第
３図（ａ）〜（ｇ）、第４図、及び第５図である。第３
図において、内部回路用ブロック１の入力端子１０３と
アースライン２２との間に保護素子１１を接続し（第３
図（ａ））、さらにこのアースライン２２と内部用電源
Ｖcc端子１０１に接続された電源ライン２１との間に保
護素子１４を接続する（第３図（ｄ））。
そしてこのアースライン２２と、他の回路ブロック２及
び３における各々の端子に接続されたラインとの間に保
護素子を接続する。出力バッファ回路用ブロックＡ２に
おいて、電源ＶccoA端子１０４に接続された電源ライン
３１とアースライン２２とは直接接続せず、接地ＶssoA
端子１０５に接続されたアースライン３２と電源ライン
３１とを接続する保護素子１７を一旦介し（第３図
（ｆ））、アースライン３２とアースライン２２とを保
護素子１５で接続する（第３図（ｅ））ことによって、
接続を得る。そして出力Ａ端子１０６とアースライン３
２とを、保護素子１２で接続する（第３図（ｂ））。
出力バッファ回路用ブロックＢ３における各端子と、内
部回路用接地Ｖss端子１０２に接続されたアースライン
２２との間の保護素子の接続も同様である。アースライ
ン２２と電源ＶccoB端子１０７に接続された電源ライン
４１との接続は、この電源ライン４１と接地ＶssoB端子
１０８に接続されたアースライン４２とを接続する保護
素子１８を介して（第３図（ｇ））、アースライン４２
とアースライン２２とを保護素子１６で接続する（第３
図（ｅ））ことによって得る。そして出力Ｂ端子１０９
とアースライン４２とを、保護素子１３で接続する（第
３図（ｃ））。
このような各端子間における保護素子の接続関係が、内
部回路用ブロック１のアースライン２２を主体に成り立
っていることをより明確に示したのが第４図及び第５図
である。第４図に示されたように、内部回路用ブロック
１のアースライン２２に対して、同じブロック１の入力
端子１０３との間に保護素子１１が接続され、電源Ｖcc
端子１０１との間に保護素子１４が接続されている。さ
らにアースライン２２と他のブロックＡ２との関係にお
いて、接地ＶssoA端子１０５との間に保護素子１５が接
続され、電源ＶccoA端子１０４との間にこの保護素子１
５を介して保護素子１７が接続されている。ブロックＢ
３との関係も、これと同様である。さらに第５図のよう
に、主体とするアースライン２２との間で、ブロックＡ
２の出力Ａ端子１０６が保護素子１５を介して保護素子
１２によって接続され、同様にブロックＢ３の出力Ｂ端
子１０９が保護素子１６を介して保護素子１３によって
接続されている。この場合において各端子間に過電圧が
印加されると、第６図に示されたような経路を過電流が
流れる。このように、いずれの電源端子あるいは接地端
子を基準電位とした場合にも過電流が流れる短絡経路が
形成され、全ての入力端子１０３、出力Ａ端子１０６、
出力Ｂ端子１０９において、ＥＳＤ耐圧を満足する。
このような各々の端子間を接続する保護素子の配列は、
第１図のように、チップの大部分の面積を占める内部回
路用ブロック１の配線領域において、他のブロック２及
び３に近接してアースライン２２を配線しておき、この
アースライン２２を主体に他のブロック２，３のアース
ライン３２，４２との間で保護素子１５，１６を接続
し、この保護素子１５，１６を介してそれぞれの過電流
用の短絡経路が形成されている点に特徴がある。この結
果、一部分のチップ面積しか占めない出力バッファ回路
用ブロックＡ２とブロックＢ３との間で、例えば出力バ
ッファ回路用ブロックＡの出力Ａ端子１０６と出力バッ
ファ回路用ブロックＢの接地ＶssoB端子１０８との接続
のために、自己のブロック内の配線領域を越えて離れた
端子間を接続する必要がなく、配線の複雑化や保護素子
の組み合わせ数の増加を防止することができる。
また半導体基板にパターンを形成する場合において、内
部回路におけるアースライン２２と電源ライン２１との
間を接続する保護素子１４は、これらの電源ライン２１
及びアースライン２２の形成層の下方の層に位置するた
め、ライン２１及び２２を形成するために必要な面積で
足りる。この結果、保護素子１４を形成するための特別
なスペースを必要とせず、チップ面積を縮小させること
ができる。
また内部回路用ブロック１におけるアースライン２２と
出力バッファ回路用ブロックＡ２のアースライン３２と
を接続する保護素子１５、同様にアースライン２２と出
力バッファ回路用ブロックＢ３のアースライン４２とを
接続する保護素子１６も、それぞれのライン２２，３２
及び４２が形成された層の下方に位置するため、これら
のラインを形成するために必要な面積で足りる。各出力
バッファ回路用ブロックＡ２又はＢ３内における、電源
ライン３１とアースライン３２とを接続する保護素子１
７、電源ライン４１とアースライン４２とを接続する保
護素子１８も、それぞれのラインの下方に位置するため
のチップ面積の縮小化が可能となる。
ここで第１図からも明らかなように、内部回路用ブロッ
ク１の電源ライン２１と、アースライン２２は共に配線
長が長くなりがちであり、それぞれの配線抵抗Ｒcc及び
Ｒssが大きくなって、保護素子１４を介して形成されて
いる短絡経路を、過電流が支障なく流れずに回路が破壊
される虞れがある。そこで第７図に示されるように、電
源ライン２１とアースライン２２との間に、複数個の保
護素子１４を均等に分割配置しておくことによって、他
の保護素子からの見かけ上の配線抵抗Ｒss及びＲccが低
くなり、過電流が支障なく流れ回路が確実に保護され
る。
上述した実施例は一例であって、本発明を限定するもの
ではない。例えば保護素子として、本実施例では半導体
基板又はウエルをベースとしたバイポーラトランジスタ
を用いており、例えば第８図（ａ）に示されたように、
半導体基板５２の表面に、フィールド酸化膜５３を隔て
て不純物拡散層５１ａ及び５１ｂを形成することによっ
て得ている。この他に第８図（ｂ）のように、基板５２
の表面上のゲート酸化膜５４及びゲート電極５５の両端
に不純物拡散層５１ａ及び５１ｂを形成して得られたＭ
ＯＳ型トランジスタや、第８図（ｃ）に示されたよう
な、フィールド酸化膜５３の表面上にアルミニウム又は
多結晶シリコンから成る電極５６を形成したフィールド
型トランジスタ等を用いることも可能である。また第１
図に示されたような、各端子間における保護素子の配置
も一例であり、他の配置によるものであってもよいこと
は言うまでもない。
〔発明の効果〕
以上説明したように本発明の半導体集積回路装置は、各
々の端子間に過電圧が印加された場合に、最も大きなチ
ップ面積を占めるメイン回路ブロックにおけるサブ回路
ブロックに近接した位置に配線された第１のアースライ
ン又は一部分を占めるサブ回路ブロックにおけるメイン
回路ブロックに近接した位置に配線された第２のアース
ラインの少なくとも一つを経て短絡経路が形成されるた
め、他の各端子間を保護素子で接続する際の接続距離が
短縮化されて配線の複雑化が防止されると共に、保護素
子の組み合わせ数の増加が防止される。
またメイン回路ブロックの電源ラインが、このブロック
内で第１のアースラインに近接して配線されている場合
に、この電源ラインと第１のアースラインは共に配線長
が長くなって配線抵抗が増加しがちであるが、このライ
ン間が複数個の保護素子により所定の間隔をあけて接続
されていることにより、この保護素子を介して形成され
る短絡経路における見かけ上の配線抵抗は小さくなり、
過電流は支障なくこの経路を流れて回路は保護される。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体集積回路装置に
おける保護素子の配列を示した回路図、第２図は同装置
における回路のブロック構成を示した概念図、第３図、
第４図及び第５図は同装置における保護素子の配列を各
々部分的に示した回路図、第６図は同装置におけるサー
ジ電流の経路を示した説明表、第７図は同装置における
内部回路用ブロック内の保護素子の接続状態を示した回
路図、第８図は同措置における保護素子の素子断面図、
第９図は従来の半導体集積回路装置における保護素子の
配列を示した回路図、第１０図、第１１図及び第１２図
は同装置における保護素子の配列を各々部分的に示した
回路図である。 １…内部回路用ブロック、２…出力バッファ回路用ブロ
ックＡ、３…出力バッファ回路用ブロックＢ、１１〜１
８，５１…保護素子、２１，３１，４１…電源ライン、
２２，３２，４２…アースライン、１０１…電源Ｖcc端
子、１０２…接地Ｖss端子、１０３…入力端子、１０４
…電源ＶccoA端子、１０５…接地ＶssoA端子、１０６…
出力Ａ端子、１０７…電源ＶccoB端子、１０８…接地Ｖ
ssoB端子、１０９…出力Ｂ端子。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】接地端子をそれぞれに有した回路ブロック
    を二つ以上備え、各々の接地端子に対して、各々の前記
    回路ブロックが有する電源端子、出力端子又は入力端子
    が保護素子によってそれぞれ接続されており、各々の端
    子間に過電圧が印加された場合に短絡して過電流を流す
    ことによって回路を保護する短絡経路を有した半導体集
    積回路装置において、 前記回路ブロックのうち、チップ占有面積が最も大きい
    メイン回路ブロックが有する接地端子に接続され、この
    メイン回路ブロックの配線領域内でサブ回路ブロックに
    近接した位置に配線された第１のアースラインと、 前記回路ブロックのうち、前記メイン回路ブロック以外
    のサブ回路ブロックが有する接地端子に接続され、この
    サブ回路ブロックの配線領域内で、前記メイン回路ブロ
    ックに近接した位置に配線された第２のアースライン
    と、 前記第１のアースラインと前記第２のアースラインとの
    間に接続された保護素子とを備え、 前記第１又は第２のアースラインのうちの少なくとも一
    つを経て前記短絡経路が形成されることを特徴とする半
    導体集積回路装置。
  2. 【請求項２】前記メイン回路ブロックが有する電源端子
    に接続され、このメイン回路ブロックの配線領域内で、
    前記第１のアースラインに近接した位置に配線された電
    源ラインと、 この電源ラインと前記第１のアースラインとの間に接続
    された二つ以上の保護素子とをさらに備え、 前記保護素子は所定の間隔をあけて接続されていること
    を特徴とする請求項１記載の半導体集積回路装置。
  3. 【請求項３】前記保護素子は、半導体基板あるいは半導
    体基板表面に形成されたウエルをベースとしたバイポー
    ラトランジスタ、又は半導体基板上あるいは半導体基板
    表面に形成されたウエル上のゲート酸化膜及びゲート電
    極の両端に不純物拡散層を形成して得られたＭＯＳ型の
    トランジスタ、又は半導体基板表面上あるいは半導体基
    板表面に形成されたウエル表面上のフィールド酸化膜の
    表面上にアルミニウム又は多結晶シリコンから成る電極
    を形成して得られたフィールド型トランジスタであるこ
    とを特徴とする請求項１又は２記載の半導体集積回路装
    置。
JP1209167A 1989-08-11 1989-08-11 半導体集積回路装置 Expired - Fee Related JPH065705B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP1209167A JPH065705B2 (ja) 1989-08-11 1989-08-11 半導体集積回路装置
US07/564,615 US5079612A (en) 1989-08-11 1990-08-09 Semiconductor integrated circuit device
EP90115402A EP0412561B1 (en) 1989-08-11 1990-08-10 Semiconductor integrated circuit device
DE69013267T DE69013267T2 (de) 1989-08-11 1990-08-10 Integrierte Halbleiterschaltungsanordnung.
KR1019900012365A KR930011797B1 (ko) 1989-08-11 1990-08-11 반도체 집적회로장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1209167A JPH065705B2 (ja) 1989-08-11 1989-08-11 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPH0372666A JPH0372666A (ja) 1991-03-27
JPH065705B2 true JPH065705B2 (ja) 1994-01-19

Family

ID=16568442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1209167A Expired - Fee Related JPH065705B2 (ja) 1989-08-11 1989-08-11 半導体集積回路装置

Country Status (5)

Country Link
US (1) US5079612A (ja)
EP (1) EP0412561B1 (ja)
JP (1) JPH065705B2 (ja)
KR (1) KR930011797B1 (ja)
DE (1) DE69013267T2 (ja)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS633055A (ja) * 1986-06-24 1988-01-08 Mitsubishi Chem Ind Ltd インサ−ト成形品
JP2742735B2 (ja) * 1991-07-30 1998-04-22 三菱電機株式会社 半導体集積回路装置およびそのレイアウト設計方法
KR940009605B1 (ko) * 1991-09-16 1994-10-15 삼성전자 주식회사 반도체 메모리의 정전방전 보호장치
EP0901058A1 (en) * 1991-10-30 1999-03-10 Harris Corporation Two stage current mirror
US5272371A (en) * 1991-11-19 1993-12-21 Sgs-Thomson Microelectronics, Inc. Electrostatic discharge protection structure
US5535084A (en) * 1992-07-24 1996-07-09 Kawasaki Steel Corporation Semiconductor integrated circuit having protection circuits
JP2972494B2 (ja) * 1993-06-30 1999-11-08 日本電気株式会社 半導体装置
US5372951A (en) * 1993-10-01 1994-12-13 Advanced Micro Devices, Inc. Method of making a semiconductor having selectively enhanced field oxide areas
JP2636773B2 (ja) * 1995-01-25 1997-07-30 日本電気株式会社 半導体集積回路装置
ATE229230T1 (de) * 1995-04-06 2002-12-15 Infineon Technologies Ag Integrierte halbleiterschaltung mit einem schutzmittel
JP2636804B2 (ja) * 1995-05-30 1997-07-30 日本電気株式会社 半導体装置
JP2834034B2 (ja) * 1995-06-22 1998-12-09 日本電気アイシーマイコンシステム株式会社 半導体装置
AU6388796A (en) * 1995-09-11 1997-04-01 Analog Devices, Inc. Electrostatic discharge protection network and method
KR100211539B1 (ko) * 1995-12-29 1999-08-02 김영환 반도체소자의 정전기방전 보호장치 및 그 제조방법
US5721658A (en) * 1996-04-01 1998-02-24 Micron Technology, Inc. Input/output electrostatic discharge protection for devices with multiple individual power groups
JP3017083B2 (ja) * 1996-04-10 2000-03-06 日本電気株式会社 入出力保護回路
US5875089A (en) * 1996-04-22 1999-02-23 Mitsubishi Denki Kabushiki Kaisha Input protection circuit device
US5757208A (en) * 1996-05-01 1998-05-26 Motorola, Inc. Programmable array and method for routing power busses therein
AU6964698A (en) * 1997-04-16 1998-11-11 Board Of Trustees Of The Leland Stanford Junior University Distributed esd protection device for high speed integrated circuits
US6445039B1 (en) * 1998-11-12 2002-09-03 Broadcom Corporation System and method for ESD Protection
US7687858B2 (en) * 1999-01-15 2010-03-30 Broadcom Corporation System and method for ESD protection
US8405152B2 (en) 1999-01-15 2013-03-26 Broadcom Corporation System and method for ESD protection
WO2000042659A2 (en) * 1999-01-15 2000-07-20 Broadcom Corporation System and method for esd protection
AU2001273434A1 (en) * 2000-07-13 2002-01-30 Broadcom Corporation Methods and systems for improving esd clamp response time
DE10102354C1 (de) * 2001-01-19 2002-08-08 Infineon Technologies Ag Halbleiter-Bauelement mit ESD-Schutz
US6947273B2 (en) * 2001-01-29 2005-09-20 Primarion, Inc. Power, ground, and routing scheme for a microprocessor power regulator
FR2831328A1 (fr) * 2001-10-23 2003-04-25 St Microelectronics Sa Protection d'un circuit integre contre des decharges electrostatiques et autres surtensions
JP3908669B2 (ja) * 2003-01-20 2007-04-25 株式会社東芝 静電気放電保護回路装置
EP1701385A1 (en) * 2003-11-27 2006-09-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device comprising electrostatic breakdown protection element
US20070158817A1 (en) * 2004-03-12 2007-07-12 Rohm Co., Ltd. Semiconductor device
US7439592B2 (en) * 2004-12-13 2008-10-21 Broadcom Corporation ESD protection for high voltage applications
US7505238B2 (en) * 2005-01-07 2009-03-17 Agnes Neves Woo ESD configuration for low parasitic capacitance I/O
JP2006237101A (ja) 2005-02-23 2006-09-07 Nec Electronics Corp 半導体集積回路装置
JP5337173B2 (ja) * 2011-01-07 2013-11-06 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58124262A (ja) * 1982-01-20 1983-07-23 Nec Corp 集積回路装置
US4819047A (en) * 1987-05-15 1989-04-04 Advanced Micro Devices, Inc. Protection system for CMOS integrated circuits
US4990802A (en) * 1988-11-22 1991-02-05 At&T Bell Laboratories ESD protection for output buffers

Also Published As

Publication number Publication date
DE69013267T2 (de) 1995-03-16
EP0412561B1 (en) 1994-10-12
EP0412561A3 (en) 1991-05-29
JPH0372666A (ja) 1991-03-27
KR930011797B1 (ko) 1993-12-21
EP0412561A2 (en) 1991-02-13
KR910005468A (ko) 1991-03-30
DE69013267D1 (de) 1994-11-17
US5079612A (en) 1992-01-07

Similar Documents

Publication Publication Date Title
JPH065705B2 (ja) 半導体集積回路装置
JP2914292B2 (ja) 半導体装置
US5717559A (en) Input/output protection device for use in semiconductor device
JPH0662529A (ja) 静電放電に対する集積回路の保護装置
JPS63147357A (ja) 静電気放電保護回路
JPH02119262A (ja) 半導体装置
JPH088391A (ja) 半導体回路
JPH0738063A (ja) 過電圧保護回路
JPH05505062A (ja) 低電圧でトリガされるスナップバック装置
JP3019760B2 (ja) 半導体集積回路装置
JP3351440B2 (ja) 半導体集積回路
JPH06291257A (ja) 過電圧保護回路
JP2906749B2 (ja) 半導体装置のゲート保護装置
JPH08181219A (ja) 半導体集積回路装置
JP2791067B2 (ja) モノリシック過電圧保護集合体
JP2848674B2 (ja) 半導体集積回路装置
JP2982250B2 (ja) 半導体装置
JP2926801B2 (ja) 半導体集積装置
JP3206703B2 (ja) 半導体装置
KR960002096B1 (ko) 정전 방전 보호 기능을 가지는 반도체 장치
JPS613442A (ja) 半導体装置
JP2878765B2 (ja) 半導体装置
JP3038896B2 (ja) 半導体装置
JPS6336554A (ja) 半導体装置
JPH05235379A (ja) 保護用ダイオード素子

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees