JPH0662529A - 静電放電に対する集積回路の保護装置 - Google Patents
静電放電に対する集積回路の保護装置Info
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- JPH0662529A JPH0662529A JP5128314A JP12831493A JPH0662529A JP H0662529 A JPH0662529 A JP H0662529A JP 5128314 A JP5128314 A JP 5128314A JP 12831493 A JP12831493 A JP 12831493A JP H0662529 A JPH0662529 A JP H0662529A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
- H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/87—Thyristor diodes, e.g. Shockley diodes, break-over diodes
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Abstract
(57)【要約】
【目的】 静電放電に対する集積回路の保護装置に関す
る。 【構成】 保護構造は、アースに接続されたＮ+ 形領域
16、Ｐ- 形基板10、ゲート領域を形成する深いＮ- 形ウ
ェル12、保護すべき外部接続パッドＰＬに接続されたＰ
+ 形領域22を有するサイリスタを備える。ゲート領域
は、低い値の抵抗Ｒ１（最大値は２〜３オーム）によっ
てパッドＰＬ接続されている。この抵抗は、サイリスタ
がトリガされる電流を大きくし、回路が破壊される危険
性を排除する。
る。 【構成】 保護構造は、アースに接続されたＮ+ 形領域
16、Ｐ- 形基板10、ゲート領域を形成する深いＮ- 形ウ
ェル12、保護すべき外部接続パッドＰＬに接続されたＰ
+ 形領域22を有するサイリスタを備える。ゲート領域
は、低い値の抵抗Ｒ１（最大値は２〜３オーム）によっ
てパッドＰＬ接続されている。この抵抗は、サイリスタ
がトリガされる電流を大きくし、回路が破壊される危険
性を排除する。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路に関するもの
であり、特に、回路の外部接続パッドで上昇することの
ある静電気現象によって引き起こされる過電圧に対して
回路を保護する装置に関するものである。
であり、特に、回路の外部接続パッドで上昇することの
ある静電気現象によって引き起こされる過電圧に対して
回路を保護する装置に関するものである。
【０００２】
【従来の技術】マイクロエレクトロニクスで積年の問題
は、静電放電（または類似の外部で発生した電圧過渡電
流）による偶発的な破壊である。これは、特に、入力が
通常１つまたは複数のＭＯＳトランジスタのゲートを駆
動するために接続されたＭＯＳ集積回路において問題で
あり（本出願では、「ＭＯＳ」という語は、従来のよう
に、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ(Ins
ulated-gate-field-effect-transistor)）またはそのよ
うなトランジスタを含む集積回路を示すものとして使用
されている) 、高圧が薄いゲート酸化物を破壊すること
がある。従って、従来から、ＭＯＳ集積回路の入力ピン
上で保護装置が使用されてきた。そのような保護装置
は、入力ピンでの電圧がゲート酸化物を破壊する高さに
達する前にアバランシェ（大量の電流を流し、入ってい
る過渡電流エネルギーを放散させる）するように設計さ
れている。
は、静電放電（または類似の外部で発生した電圧過渡電
流）による偶発的な破壊である。これは、特に、入力が
通常１つまたは複数のＭＯＳトランジスタのゲートを駆
動するために接続されたＭＯＳ集積回路において問題で
あり（本出願では、「ＭＯＳ」という語は、従来のよう
に、絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ(Ins
ulated-gate-field-effect-transistor)）またはそのよ
うなトランジスタを含む集積回路を示すものとして使用
されている) 、高圧が薄いゲート酸化物を破壊すること
がある。従って、従来から、ＭＯＳ集積回路の入力ピン
上で保護装置が使用されてきた。そのような保護装置
は、入力ピンでの電圧がゲート酸化物を破壊する高さに
達する前にアバランシェ（大量の電流を流し、入ってい
る過渡電流エネルギーを放散させる）するように設計さ
れている。
【０００３】過電圧は、集積回路チップの製造中または
使用中に特にその操作により生じることがあり、これら
の過電圧は数10キロボルトに達する。従って、それらの
過電圧によって集積回路が破壊されることがある。この
ため、回路内に、通常、各パッドのすぐ近傍に、このパ
ッドと過電圧によって破壊される恐れがある回路素子と
の間に挟まれた保護装置が備えられる。
使用中に特にその操作により生じることがあり、これら
の過電圧は数10キロボルトに達する。従って、それらの
過電圧によって集積回路が破壊されることがある。この
ため、回路内に、通常、各パッドのすぐ近傍に、このパ
ッドと過電圧によって破壊される恐れがある回路素子と
の間に挟まれた保護装置が備えられる。
【０００４】広く見られる保護装置は、主に、抵抗及び
ダイオードまたはトランジスタを使用して、第１に、放
電の際にチップ内に流れることがある電流を制限し、第
２に、保護すべき回路素子に送られることがある電圧を
制限する。
ダイオードまたはトランジスタを使用して、第１に、放
電の際にチップ内に流れることがある電流を制限し、第
２に、保護すべき回路素子に送られることがある電圧を
制限する。
【０００５】抵 抗 最も単純な保護方法の１つは、電圧をアースに制限する
別の要素と組み合わせてパッドと内部回路との間に直列
抵抗を配置することである（ザンダー(Zanders) のアメ
リカ合衆国特許第5,032,742 号及びアヴェリィ(Avery)
その他のＰＣＴ出願、公開番号第ＷＯ90/14691号を参
照）。従って、外部電圧においてステップ関数の増大が
現れると、抵抗は内部回路におけるこの電圧の出現を遅
延させる（従って、保護素子がオンになるのに時間がか
かる）。
別の要素と組み合わせてパッドと内部回路との間に直列
抵抗を配置することである（ザンダー(Zanders) のアメ
リカ合衆国特許第5,032,742 号及びアヴェリィ(Avery)
その他のＰＣＴ出願、公開番号第ＷＯ90/14691号を参
照）。従って、外部電圧においてステップ関数の増大が
現れると、抵抗は内部回路におけるこの電圧の出現を遅
延させる（従って、保護素子がオンになるのに時間がか
かる）。
【０００６】バイポーラトランジスタ 標準的な保護装置は、例えば、接続パッドとアースとの
間に挟まれた横型バイポーラトランジスタを使用する。
通常のＰ- 形半導体基板の場合、トランジスタのコレク
タは、パッドに接続されたＮ+ 形表面拡散領域である。
エミッタは、基板内に拡散され、アースに接続された別
のＮ+ 形表面領域である。ベースは、２つのＮ+ 形拡散
領域の間で基板によって構成されている。基板は、ま
た、原則的にはアースに接続されている。
間に挟まれた横型バイポーラトランジスタを使用する。
通常のＰ- 形半導体基板の場合、トランジスタのコレク
タは、パッドに接続されたＮ+ 形表面拡散領域である。
エミッタは、基板内に拡散され、アースに接続された別
のＮ+ 形表面領域である。ベースは、２つのＮ+ 形拡散
領域の間で基板によって構成されている。基板は、ま
た、原則的にはアースに接続されている。
【０００７】主な正の電圧がパッドに現れる時（アース
に対して測定した過電圧）、横型バイポーラトランジス
タはアバランシェモードになる（コレクタベース接合の
アバランシェと共に）。アバランシェ−トリガ閾値は、
通常の技術では、約20Ｖである。アバランシェがトリガ
されるとすぐに、トランジスタは高度に導通になり、パ
ッドに生じた静電放電のエネルギーを放散させる。しか
しながら、導通状態のその内部抵抗は零ではない。実
際、少なくとも約10Ｖの電圧降下が、コレクタとエミッ
タとの間に、すなわち、パッドとアースとの間に存在す
る。その時、残留電圧もまた高い時流れることがある高
い電流によってかなりの熱の発生がある。従って、チッ
プの熱破壊の恐れがある。
に対して測定した過電圧）、横型バイポーラトランジス
タはアバランシェモードになる（コレクタベース接合の
アバランシェと共に）。アバランシェ−トリガ閾値は、
通常の技術では、約20Ｖである。アバランシェがトリガ
されるとすぐに、トランジスタは高度に導通になり、パ
ッドに生じた静電放電のエネルギーを放散させる。しか
しながら、導通状態のその内部抵抗は零ではない。実
際、少なくとも約10Ｖの電圧降下が、コレクタとエミッ
タとの間に、すなわち、パッドとアースとの間に存在す
る。その時、残留電圧もまた高い時流れることがある高
い電流によってかなりの熱の発生がある。従って、チッ
プの熱破壊の恐れがある。
【０００８】サイリスタ また、サイリスタは、導通にされるとその端子間の残留
電圧の降下が極めて小さいことを固有の特徴とするの
で、同じ機能を満たすのにトランジスタよりむしろサイ
リスタの使用を考えることができる（ルントル(Rountar
e)のアメリカ合衆国特許第4,939,616 号及びヤスダ(Yas
uda) (富士通) の日本国特許出願公開第59／61,169号を
参照) 。このような構造の欠点は、サイリスタの不適当
なタンミングでのトリガ、従って、放散されるべきエネ
ルギーの量が制限されている点から厳密には必要ではな
い時に短絡される危険性である。これらの場合、横型ト
ランジスタによる１つの保護装置で十分であり、放散エ
ネルギーが数10Ｖの場合でさえ構成要素を破壊しない。
しかしながら、トランジスタでは、別の危険性がある。
すなわち、例えば、保護すべきパッドが５Ｖ供給パッド
であるとすると、この時、サイリスタがトリガされると
すぐにこのパッドは短絡され、このパッドに接続された
電流引き込み線を破壊する。
電圧の降下が極めて小さいことを固有の特徴とするの
で、同じ機能を満たすのにトランジスタよりむしろサイ
リスタの使用を考えることができる（ルントル(Rountar
e)のアメリカ合衆国特許第4,939,616 号及びヤスダ(Yas
uda) (富士通) の日本国特許出願公開第59／61,169号を
参照) 。このような構造の欠点は、サイリスタの不適当
なタンミングでのトリガ、従って、放散されるべきエネ
ルギーの量が制限されている点から厳密には必要ではな
い時に短絡される危険性である。これらの場合、横型ト
ランジスタによる１つの保護装置で十分であり、放散エ
ネルギーが数10Ｖの場合でさえ構成要素を破壊しない。
しかしながら、トランジスタでは、別の危険性がある。
すなわち、例えば、保護すべきパッドが５Ｖ供給パッド
であるとすると、この時、サイリスタがトリガされると
すぐにこのパッドは短絡され、このパッドに接続された
電流引き込み線を破壊する。
【０００９】
【発明が解決しようとする課題】本発明によると、サイ
リスタの使用に関する欠点は、サイリスタがあまりに容
易にトリガされることから生じることが分かっている。
このサイリスタは、保護が必要とされる静電放電の結果
比較的な穏当な電流が生じた時でさえトリガされる。
リスタの使用に関する欠点は、サイリスタがあまりに容
易にトリガされることから生じることが分かっている。
このサイリスタは、保護が必要とされる静電放電の結果
比較的な穏当な電流が生じた時でさえトリガされる。
【００１０】本発明の鍵となる考えは、トリガ電流をか
なりの量引き上げることにある。従って、例えば、トリ
ガ電流が約10Ｖの電圧降下で熱の点から許容できる制限
電流に接近する値を有するようにすることができる。サ
イリスタは、この値を越えてもトリガされない。
なりの量引き上げることにある。従って、例えば、トリ
ガ電流が約10Ｖの電圧降下で熱の点から許容できる制限
電流に接近する値を有するようにすることができる。サ
イリスタは、この値を越えてもトリガされない。
【００１１】
【課題を解決するための手段】従って、本発明は、接続
パッドとアースとの間に接続された集積サイリスタ構造
と、接着パッドと内部回路との間に直接接続され、サイ
リスタゲートの電圧を設定するように接続された抵抗
（極めて低い値）を備える保護装置によって過電電圧
（特に静電放電）に対して保護される少なくとも１つの
接続パッドを備える集積回路を提供するものである（す
なわち、サイリスタは、４つの連続した交互のＰＮＰＮ
の半導体領域を備え、その中の１つの端部領域と当該端
部領域に隣接したゲート領域として知られる中間領域と
が、コンタクトパッドに接続され、低い値の抵抗が、ゲ
ート領域とパッドとの間に配置されている）。この低い
値の抵抗（数オームのオーダの値）は、ゲート領域がフ
ローティングであるべきであった場合にサイリスタのト
リガ電流が有するであろう値に比較して、サイリスタの
トリガ電流の値を大きくする役割を有している。この低
い値の抵抗の１例は、図面での抵抗Ｒ１である。
パッドとアースとの間に接続された集積サイリスタ構造
と、接着パッドと内部回路との間に直接接続され、サイ
リスタゲートの電圧を設定するように接続された抵抗
（極めて低い値）を備える保護装置によって過電電圧
（特に静電放電）に対して保護される少なくとも１つの
接続パッドを備える集積回路を提供するものである（す
なわち、サイリスタは、４つの連続した交互のＰＮＰＮ
の半導体領域を備え、その中の１つの端部領域と当該端
部領域に隣接したゲート領域として知られる中間領域と
が、コンタクトパッドに接続され、低い値の抵抗が、ゲ
ート領域とパッドとの間に配置されている）。この低い
値の抵抗（数オームのオーダの値）は、ゲート領域がフ
ローティングであるべきであった場合にサイリスタのト
リガ電流が有するであろう値に比較して、サイリスタの
トリガ電流の値を大きくする役割を有している。この低
い値の抵抗の１例は、図面での抵抗Ｒ１である。
【００１２】好ましくは、抵抗の値は、サイリスタのト
リガ電流が少なくとも100 ミリアンペア、可能ならば、
約200 〜500 ミリアンペア、または、１アンペアになる
ようにされる。これによって、１オーム(600ミリアンペ
アの場合) から６オーム（100 ミリアンペアの場合) の
抵抗になる。抵抗は、好ましくは、集積回路上に堆積さ
れ、得るべく抵抗値に対応する形状またはサイズにエッ
チングされた薄膜金属層によって形成される（また、多
結晶シリコン層を使用することもある）。低い値の抵抗
は、パッドとＮ- 形ウェルとの間に接続されている。従
って、この抵抗は、入力とオンチップ回路との間に接続
されている。直列保護抵抗は既に提案されている（上記
のように）が、本発明による提供される低い値の抵抗と
類似の機能を備えていない。本発明の好ましい１実施例
では、低い値の抵抗Ｒ１は独立した直列抵抗Ｒ２によっ
て増大されている。
リガ電流が少なくとも100 ミリアンペア、可能ならば、
約200 〜500 ミリアンペア、または、１アンペアになる
ようにされる。これによって、１オーム(600ミリアンペ
アの場合) から６オーム（100 ミリアンペアの場合) の
抵抗になる。抵抗は、好ましくは、集積回路上に堆積さ
れ、得るべく抵抗値に対応する形状またはサイズにエッ
チングされた薄膜金属層によって形成される（また、多
結晶シリコン層を使用することもある）。低い値の抵抗
は、パッドとＮ- 形ウェルとの間に接続されている。従
って、この抵抗は、入力とオンチップ回路との間に接続
されている。直列保護抵抗は既に提案されている（上記
のように）が、本発明による提供される低い値の抵抗と
類似の機能を備えていない。本発明の好ましい１実施例
では、低い値の抵抗Ｒ１は独立した直列抵抗Ｒ２によっ
て増大されている。
【００１３】さらに従来のＣＭＯＳ技術では、拡散層を
備える低い値の抵抗を形成することは困難であると考え
られる。実際、そのような抵抗は、通常、20オーム／□
またはそれ以上のシート抵抗を有する。20オーム／□拡
散領域を使用して１オーム抵抗を得るためには、幅／長
さの比を40／１にすることが必要である。さらに、抵抗
境界の２つの側面へのコンタクトは、１または２μｍの
正方形コンタクトで２／10〜３／10オームになる。２つ
のコンタクト間の距離は２μｍより大きいので、抵抗の
幅は100 μｍになる。各接合パッドにそのようなに大き
な抵抗が存在するのは不都合である。
備える低い値の抵抗を形成することは困難であると考え
られる。実際、そのような抵抗は、通常、20オーム／□
またはそれ以上のシート抵抗を有する。20オーム／□拡
散領域を使用して１オーム抵抗を得るためには、幅／長
さの比を40／１にすることが必要である。さらに、抵抗
境界の２つの側面へのコンタクトは、１または２μｍの
正方形コンタクトで２／10〜３／10オームになる。２つ
のコンタクト間の距離は２μｍより大きいので、抵抗の
幅は100 μｍになる。各接合パッドにそのようなに大き
な抵抗が存在するのは不都合である。
【００１４】金属（通常はアルミニウム合金）中にこの
低い値の抵抗を実現するのが最も好ましい。この利点
は、アルミニウム抵抗は正の温度係数を有することであ
る。従って、正常に作動する時抵抗は弱く、放電が存在
する時、この放電中に大きいエネルギーが放散されるの
で抵抗は高い。正常動作の弱い抵抗によってラッチする
感度が小さくなり、一方、高い抵抗はサイリスタの良好
な短絡回路となる。しかしながら、金属抵抗が好ましい
が、他の低シート抵抗薄膜層（ポリシリコン、シリサイ
ドまたはポリサイド等）を代わりに使用することもでき
る。
低い値の抵抗を実現するのが最も好ましい。この利点
は、アルミニウム抵抗は正の温度係数を有することであ
る。従って、正常に作動する時抵抗は弱く、放電が存在
する時、この放電中に大きいエネルギーが放散されるの
で抵抗は高い。正常動作の弱い抵抗によってラッチする
感度が小さくなり、一方、高い抵抗はサイリスタの良好
な短絡回路となる。しかしながら、金属抵抗が好ましい
が、他の低シート抵抗薄膜層（ポリシリコン、シリサイ
ドまたはポリサイド等）を代わりに使用することもでき
る。
【００１５】サイリスタは、下記のように構成されてい
る。すなわち、Ｐ- 形基板の表面に堆積され、回路のア
ース導体と接触している第１のＮ+ 形領域と、第１の領
域とこの基板に拡散されたＮ- 形ウェルとの間に配置さ
れたＰ- 形基板領域によって構成されている第２の領域
と、Ｎ- 形ウェルによって構成されている第３の領域
（ゲート領域）とＮ- 形ウェルの表面に拡散され、接続
パッドと直接接続している第４のＰ+ 形領域とによって
構成されている。好ましくは、第５のＮ+ 形拡散領域
が、Ｎ- 形ウェルと基板との間の接合上に形成されてお
り、この領域はＮ- 形ウェルと抵抗との間のオーミック
コンタクトとして働く。この第５の領域は、また、好ま
しくはＰ- 形基板の表面上で、ウェルの外側に延びてい
る。そのウェルの外側に配置されたその端部では、集積
回路に固有の入力に接続されている。この第５の領域
は、ウェル内ではゲート領域のコンタクトとして働き、
低い値の抵抗と接続されているのはこの第５の領域であ
る。本発明のその他の特徴及び利点は、添付図面を参照
して行う以下の実施例の説明から明らかになろう。しか
し、ここに開示する実施例は、本発明の様々な効果を例
示するためのみのものであり、本発明を限定するもので
はないと理解されたい。
る。すなわち、Ｐ- 形基板の表面に堆積され、回路のア
ース導体と接触している第１のＮ+ 形領域と、第１の領
域とこの基板に拡散されたＮ- 形ウェルとの間に配置さ
れたＰ- 形基板領域によって構成されている第２の領域
と、Ｎ- 形ウェルによって構成されている第３の領域
（ゲート領域）とＮ- 形ウェルの表面に拡散され、接続
パッドと直接接続している第４のＰ+ 形領域とによって
構成されている。好ましくは、第５のＮ+ 形拡散領域
が、Ｎ- 形ウェルと基板との間の接合上に形成されてお
り、この領域はＮ- 形ウェルと抵抗との間のオーミック
コンタクトとして働く。この第５の領域は、また、好ま
しくはＰ- 形基板の表面上で、ウェルの外側に延びてい
る。そのウェルの外側に配置されたその端部では、集積
回路に固有の入力に接続されている。この第５の領域
は、ウェル内ではゲート領域のコンタクトとして働き、
低い値の抵抗と接続されているのはこの第５の領域であ
る。本発明のその他の特徴及び利点は、添付図面を参照
して行う以下の実施例の説明から明らかになろう。しか
し、ここに開示する実施例は、本発明の様々な効果を例
示するためのみのものであり、本発明を限定するもので
はないと理解されたい。
【００１６】
【実施例】図１では、参照番号ＰＬは、集積回路チップ
の外部接続パッドを示している。このパッドは、静電気
を原因として高くなる過電圧に対して保護されるべきで
ある。このパッドは、チップの外部とチップの内部回路
（図示せず）との間で電流または電圧を伝送するアクセ
ス端子として働く。図１では、ノードＥは、アクセスパ
ッドＰＬにこのように接続された内部回路素子の点を示
している。パッドＰＬとノードＥとの間の中間回路素子
は、本発明による保護回路の一部分を形成している。こ
の保護回路の重要な要素は、集積回路のパッドと電気ア
ースＶssとのあいだに配置されたサイリスタである。サ
イリスタは、一連の交互の導電性の形（ＰＮＰＮ）の４
つの半導体領域を備え、標準的には、ＮＰＮトランジス
タＴ２に重ね合わせられたＰＮＰトランジスタＴ１によ
って示される。各トランジスタのベースは、もう１つの
トランジスタのコレクタに接続されている。
の外部接続パッドを示している。このパッドは、静電気
を原因として高くなる過電圧に対して保護されるべきで
ある。このパッドは、チップの外部とチップの内部回路
（図示せず）との間で電流または電圧を伝送するアクセ
ス端子として働く。図１では、ノードＥは、アクセスパ
ッドＰＬにこのように接続された内部回路素子の点を示
している。パッドＰＬとノードＥとの間の中間回路素子
は、本発明による保護回路の一部分を形成している。こ
の保護回路の重要な要素は、集積回路のパッドと電気ア
ースＶssとのあいだに配置されたサイリスタである。サ
イリスタは、一連の交互の導電性の形（ＰＮＰＮ）の４
つの半導体領域を備え、標準的には、ＮＰＮトランジス
タＴ２に重ね合わせられたＰＮＰトランジスタＴ１によ
って示される。各トランジスタのベースは、もう１つの
トランジスタのコレクタに接続されている。
【００１７】ＮＰＮトランジスタのエミッタは、サイリ
スタの第１の端部端子を構成しており、アースＶssに接
続されている。ＰＮＰトランジスタのエミッタは、トラ
ンジスタの第２の端部端子を構成しており、パッドＰＬ
に接続されている。ＰＮＰトランジスタのベース、すな
わち、またＮＰＮトランジスタのコレクタは、サイリス
タのゲート領域を構成している。ゲート領域は、ここで
は、直接ではないが、低い値の抵抗Ｒ１を介してパッド
ＰＬに接続されている。これは、また、抵抗Ｒ２によっ
て集積回路の入力Ｅに接続されている。以下に説明する
ように、この抵抗Ｒ２は、実際、同時に抵抗の長さ全体
に渡って延びている細長いＮＰ接合を構成するＮ+ 形拡
散領域の形態で形成されている。このため図１は抵抗Ｒ
２とアースとの間のダイオードＤ１を図示しており、こ
のダイオードは抵抗全体に分配されている。
スタの第１の端部端子を構成しており、アースＶssに接
続されている。ＰＮＰトランジスタのエミッタは、トラ
ンジスタの第２の端部端子を構成しており、パッドＰＬ
に接続されている。ＰＮＰトランジスタのベース、すな
わち、またＮＰＮトランジスタのコレクタは、サイリス
タのゲート領域を構成している。ゲート領域は、ここで
は、直接ではないが、低い値の抵抗Ｒ１を介してパッド
ＰＬに接続されている。これは、また、抵抗Ｒ２によっ
て集積回路の入力Ｅに接続されている。以下に説明する
ように、この抵抗Ｒ２は、実際、同時に抵抗の長さ全体
に渡って延びている細長いＮＰ接合を構成するＮ+ 形拡
散領域の形態で形成されている。このため図１は抵抗Ｒ
２とアースとの間のダイオードＤ１を図示しており、こ
のダイオードは抵抗全体に分配されている。
【００１８】この保護構造の実施例は、図２及び図３に
示したように形成できる。図３は、金属化部分なしで、
拡散領域を上方から見た図を図示している。図２は、図
３の線II−IIに沿った横断面図である。図２は、図３と
比較すると、大きい拡大率で描かれている。集積回路チ
ップの基板は、好ましくは、Ｐ- 形シリコンのエピタキ
シャル層10である。しかしながら、これは、必要ではな
い。実際、コストその他の理由によって、大部分のＣＭ
ＯＳ回路はエピタキシャル層を備えていない。この基板
では深く拡散されたＮ- 形ウェル12が存在する。基板及
びウェルよりも浅く、より強くドープされているＰ+ 形
及びＮ+ 形不純物の表面拡散領域は、チップの表面上
で、ウェルと基板内の両方で、場合によっては、ウェル
と基板との間の境界を跨がって形成されることさえあ
る。これらの表面拡散領域は、原則的にはシリコンの深
い熱酸化によって形成された絶縁層14によって互いに分
離されている。Ｎ+形及びＰ+ 形表面拡散領域の通常の
深さは0.2 〜0.4 μｍであり、Ｎ形ウェルの通常の深さ
は２〜４μｍである。
示したように形成できる。図３は、金属化部分なしで、
拡散領域を上方から見た図を図示している。図２は、図
３の線II−IIに沿った横断面図である。図２は、図３と
比較すると、大きい拡大率で描かれている。集積回路チ
ップの基板は、好ましくは、Ｐ- 形シリコンのエピタキ
シャル層10である。しかしながら、これは、必要ではな
い。実際、コストその他の理由によって、大部分のＣＭ
ＯＳ回路はエピタキシャル層を備えていない。この基板
では深く拡散されたＮ- 形ウェル12が存在する。基板及
びウェルよりも浅く、より強くドープされているＰ+ 形
及びＮ+ 形不純物の表面拡散領域は、チップの表面上
で、ウェルと基板内の両方で、場合によっては、ウェル
と基板との間の境界を跨がって形成されることさえあ
る。これらの表面拡散領域は、原則的にはシリコンの深
い熱酸化によって形成された絶縁層14によって互いに分
離されている。Ｎ+形及びＰ+ 形表面拡散領域の通常の
深さは0.2 〜0.4 μｍであり、Ｎ形ウェルの通常の深さ
は２〜４μｍである。
【００１９】サイリスタは、下記の連続した領域を備え
る。第１の領域16は、Ｐ- 形基板内にＮ+ 形ドーピング
された表面領域によって構成されており、この領域はウ
ェル12から離れている。この第１の領域は、アースＶss
に接続された金属化部分（通常、アルミニウム）である
導体18と直接接触している。サイリスタの第２の領域
は、Ｎ+ 形領域16とウェル12との間に配置されたＰ-形
基板（すなわち、そうでなければなドープされていな
い）の表面領域である。サイリスタの第３の領域は、Ｎ
- 形ウェル12である。それは、ゲート領域である。第４
の領域は、ウェル12内に拡散されたＰ+ 形表面領域22で
ある。それは、図２に図示していないパッドＰＬと直接
接続されている（アルミニウム）金属化部分である導体
24と直接接続されている。
る。第１の領域16は、Ｐ- 形基板内にＮ+ 形ドーピング
された表面領域によって構成されており、この領域はウ
ェル12から離れている。この第１の領域は、アースＶss
に接続された金属化部分（通常、アルミニウム）である
導体18と直接接触している。サイリスタの第２の領域
は、Ｎ+ 形領域16とウェル12との間に配置されたＰ-形
基板（すなわち、そうでなければなドープされていな
い）の表面領域である。サイリスタの第３の領域は、Ｎ
- 形ウェル12である。それは、ゲート領域である。第４
の領域は、ウェル12内に拡散されたＰ+ 形表面領域22で
ある。それは、図２に図示していないパッドＰＬと直接
接続されている（アルミニウム）金属化部分である導体
24と直接接続されている。
【００２０】図１の抵抗Ｒ２は、好ましくは、ウェル12
内に１つの部分を備え、また、ウェルの外側の基板10内
に１つの部分を備えるＮ+ 形ドーピングを有する表面拡
散領域26によって構成されている。図２は、ウェルの境
界と重なる位置にこの帯を示している。実施例では、抵
抗Ｒ２の通常の値は、２ＫΩである（しかしながら、こ
の値を小さくして、より速度を速くすることができ
る）。ウェル内に存在する拡散領域26の部分は、ウェル
にアクセスを提供するオーミックコンタクトとして使用
される。この部分は、図１の抵抗Ｒ１の第１の端部を構
成している。これは、ゲートに、すなわち、ＰＮＰトラ
ンジスタＴ１のベースに接続される端部である。抵抗Ｒ
１のもう１つの端部は、パッドＰＬに接続されている導
体24である。図２では、その２つの端部の間の抵抗Ｒ１
は、象徴的に図示されているだけである。
内に１つの部分を備え、また、ウェルの外側の基板10内
に１つの部分を備えるＮ+ 形ドーピングを有する表面拡
散領域26によって構成されている。図２は、ウェルの境
界と重なる位置にこの帯を示している。実施例では、抵
抗Ｒ２の通常の値は、２ＫΩである（しかしながら、こ
の値を小さくして、より速度を速くすることができ
る）。ウェル内に存在する拡散領域26の部分は、ウェル
にアクセスを提供するオーミックコンタクトとして使用
される。この部分は、図１の抵抗Ｒ１の第１の端部を構
成している。これは、ゲートに、すなわち、ＰＮＰトラ
ンジスタＴ１のベースに接続される端部である。抵抗Ｒ
１のもう１つの端部は、パッドＰＬに接続されている導
体24である。図２では、その２つの端部の間の抵抗Ｒ１
は、象徴的に図示されているだけである。
【００２１】抵抗Ｒ１は、好ましくは、例えば、パッド
ＰＬ、導体24及び導体18と同じ金属化部分の高さに形成
されている金属抵抗である。Ｎ+ 形領域26と接触してい
るこの金属化部分の端部28は、図２に示されている。抵
抗Ｒ１は、また、パッドＰＬまたは他の導体の高さとは
高さの異なる金属化部分によって形成されることがあ
る。また、一方の側が導体24と、もう一方の側が領域26
と接触した多結晶シリコンのエッチングされた層によっ
て形成されることがある。図２の説明を終わらせるため
に、さらに、Ｖssのアース導体（金属化部分18)は好ま
しくは基板の表面で拡散されたＰ+ 形ドープ領域30によ
って基板と直接接触されていることを指摘するべきであ
る。Ｎ+ 形領域16は、ウェルとＰ+ 形領域30との間に配
置されている。
ＰＬ、導体24及び導体18と同じ金属化部分の高さに形成
されている金属抵抗である。Ｎ+ 形領域26と接触してい
るこの金属化部分の端部28は、図２に示されている。抵
抗Ｒ１は、また、パッドＰＬまたは他の導体の高さとは
高さの異なる金属化部分によって形成されることがあ
る。また、一方の側が導体24と、もう一方の側が領域26
と接触した多結晶シリコンのエッチングされた層によっ
て形成されることがある。図２の説明を終わらせるため
に、さらに、Ｖssのアース導体（金属化部分18)は好ま
しくは基板の表面で拡散されたＰ+ 形ドープ領域30によ
って基板と直接接触されていることを指摘するべきであ
る。Ｎ+ 形領域16は、ウェルとＰ+ 形領域30との間に配
置されている。
【００２２】図３では、参照番号120 は、Ｎ- 形ウェル
の輪郭を示している。参照番号160はＮ+ 形領域16の輪
郭を示し、参照番号220 はＰ+ 形領域22の輪郭を示し、
参照番号260 はウェル12の外側と内側の両方のＮ+ 形領
域26の輪郭を示している。また、参照番号300 はＰ+ 形
領域30の輪郭を示している。金属化部分と拡散領域との
間の接触の位置は、破線の長方形で図示されている。す
なわち、アース金属化部分18とＮ+ 形領域16との間のコ
ンタクト181 、金属化部分18とＰ+ 形領域30との間のコ
ンタクト182 、金属化部分24とＰ+ 形領域22との間のコ
ンタクト240 、金属化部分28とＮ+ 形領域26との間のコ
ンタクト280、集積回路の入力導体Ｅとウェル12から最
も離れた距離にある抵抗Ｒ２の端部（領域260)との間の
コンタクト320 である。
の輪郭を示している。参照番号160はＮ+ 形領域16の輪
郭を示し、参照番号220 はＰ+ 形領域22の輪郭を示し、
参照番号260 はウェル12の外側と内側の両方のＮ+ 形領
域26の輪郭を示している。また、参照番号300 はＰ+ 形
領域30の輪郭を示している。金属化部分と拡散領域との
間の接触の位置は、破線の長方形で図示されている。す
なわち、アース金属化部分18とＮ+ 形領域16との間のコ
ンタクト181 、金属化部分18とＰ+ 形領域30との間のコ
ンタクト182 、金属化部分24とＰ+ 形領域22との間のコ
ンタクト240 、金属化部分28とＮ+ 形領域26との間のコ
ンタクト280、集積回路の入力導体Ｅとウェル12から最
も離れた距離にある抵抗Ｒ２の端部（領域260)との間の
コンタクト320 である。
【００２３】図３と同じ要素が、再度、図４に示されて
いるが、また、太線によって、抵抗Ｒ１が図面の他の金
属化部分と同じ高さの金属化部分によって形成されいる
好ましい実施例での、異なる金属化部分の輪郭を示して
いる。図４に見られる種々の導体は、各々領域16及び30
と位置181 及び182 において接触しているアース導体1
8、領域26と位置320 で接触している集積回路の入力導
体Ｅ、その中央領域がはんだ付けされたワイヤ（図示せ
ず）を受けるアクセスパッドＰＬ、パッドＰＬを延ば
し、位置240 でＰ+ 形領域22と接触する導体24、ウェル
12の上部に配置された領域26の端部と位置280 で接触す
る導体28及びまたその端部の１つがパッドＰＬに接続さ
れ、もう１つの端部が導体28に接続されている抵抗Ｒ１
を構成する導体（好ましくは、狭く、細長い）である
（この好ましい実施例では、Ｖccに接続された追加ガー
ドリングが図示したＰ+ 形ガードリング30を囲んでい
る。この追加ガードリングは、図面を簡単にするため、
図示していない) 。
いるが、また、太線によって、抵抗Ｒ１が図面の他の金
属化部分と同じ高さの金属化部分によって形成されいる
好ましい実施例での、異なる金属化部分の輪郭を示して
いる。図４に見られる種々の導体は、各々領域16及び30
と位置181 及び182 において接触しているアース導体1
8、領域26と位置320 で接触している集積回路の入力導
体Ｅ、その中央領域がはんだ付けされたワイヤ（図示せ
ず）を受けるアクセスパッドＰＬ、パッドＰＬを延ば
し、位置240 でＰ+ 形領域22と接触する導体24、ウェル
12の上部に配置された領域26の端部と位置280 で接触す
る導体28及びまたその端部の１つがパッドＰＬに接続さ
れ、もう１つの端部が導体28に接続されている抵抗Ｒ１
を構成する導体（好ましくは、狭く、細長い）である
（この好ましい実施例では、Ｖccに接続された追加ガー
ドリングが図示したＰ+ 形ガードリング30を囲んでい
る。この追加ガードリングは、図面を簡単にするため、
図示していない) 。
【００２４】この構造の動作は、図５に示した電流／電
圧曲線に基づいて概略的に図示されている。この曲線
は、パッドとアースとの間の電圧に応じてパッドに吸収
される電流を示す。電圧が約20Ｖ以上に上昇すると、Ｎ
ＰＮトランジスタＴ２のコレクタベース接合（図１）は
アバランシェモードになり、ＮＰＮトランジスタは電流
を流し始め、コレクタとエミッタ間の電圧は約10Ｖに降
下し、電流は上昇する。静電放電の電源の電流発生能力
が制限されていると、放電が終了するまで、このような
状態に留まり、ＮＰＮトランジスタだけが放電の除去に
参加する。しかしながら、静電放電の電源の電流発生能
力がより高く、抵抗Ｒ１内の電圧降下が約0.6 Ｖを越え
るようになる値に達すると、ＰＮＰトランジスタがオン
になり、サイリスタの導通がトリガされる。この時、サ
イリスタは、ほとんど短絡回路モードになり、残留電圧
はその端子で0.7 Ｖをほとんど超えることはない。
圧曲線に基づいて概略的に図示されている。この曲線
は、パッドとアースとの間の電圧に応じてパッドに吸収
される電流を示す。電圧が約20Ｖ以上に上昇すると、Ｎ
ＰＮトランジスタＴ２のコレクタベース接合（図１）は
アバランシェモードになり、ＮＰＮトランジスタは電流
を流し始め、コレクタとエミッタ間の電圧は約10Ｖに降
下し、電流は上昇する。静電放電の電源の電流発生能力
が制限されていると、放電が終了するまで、このような
状態に留まり、ＮＰＮトランジスタだけが放電の除去に
参加する。しかしながら、静電放電の電源の電流発生能
力がより高く、抵抗Ｒ１内の電圧降下が約0.6 Ｖを越え
るようになる値に達すると、ＰＮＰトランジスタがオン
になり、サイリスタの導通がトリガされる。この時、サ
イリスタは、ほとんど短絡回路モードになり、残留電圧
はその端子で0.7 Ｖをほとんど超えることはない。
【００２５】従って、サイリスタのトリガは、数オーム
の抵抗がパッドとゲートとの間の存在すると、放電源の
電流が数10ミリアンペアの値に達した時だけ起きること
が分かっている。そうでない場合は、ＮＰＮトランジス
タによってのみ保護が実施され、端子の残留電圧は約10
Ｖの高さに留まり、従って、例えば、パッドに印加され
る電圧源の短絡を防止する。抵抗Ｒ１に与えなければな
らない値は、ＮＰＮトランジスタの端子の電流が約10Ｖ
である時そのＮＰＮトランジスタ内で許容される電流に
応じて、上記のものから算出される。許容される最大電
流がＩアンペアである時、抵抗は0.6/Ｉオームにほぼ等
しい値を有する。I で許容できる値は、通常、100 ミリ
アンペアから１アンペアの範囲にあり、抵抗値はほぼ６
オームから0.6 オームになる。従って、これは、低い値
の抵抗である。
の抵抗がパッドとゲートとの間の存在すると、放電源の
電流が数10ミリアンペアの値に達した時だけ起きること
が分かっている。そうでない場合は、ＮＰＮトランジス
タによってのみ保護が実施され、端子の残留電圧は約10
Ｖの高さに留まり、従って、例えば、パッドに印加され
る電圧源の短絡を防止する。抵抗Ｒ１に与えなければな
らない値は、ＮＰＮトランジスタの端子の電流が約10Ｖ
である時そのＮＰＮトランジスタ内で許容される電流に
応じて、上記のものから算出される。許容される最大電
流がＩアンペアである時、抵抗は0.6/Ｉオームにほぼ等
しい値を有する。I で許容できる値は、通常、100 ミリ
アンペアから１アンペアの範囲にあり、抵抗値はほぼ６
オームから0.6 オームになる。従って、これは、低い値
の抵抗である。
【００２６】上記の構造に、例えば、高い電流を有する
負の放電の際に抵抗Ｒ１が破壊されるのを防止するため
にパッドＰＬとアース導体との間に直接ダイオードを加
える等のように、修正を加えることができる。実際、パ
ッドでの負の放電の際、電流はアース導体18、Ｐ- 形基
板、Ｎ- 形ウェル、Ｎ+ 形領域26、導体28、抵抗Ｒ１及
びパッドＰＬを通過しようとする。この電流が過度に高
いと、抵抗Ｒ１は破損を受ける。従って、パッドＰＬと
ウェル12との間には、Ｎ+ 形オーミックコンタクトと共
に、この場合抵抗Ｒ１を短絡させる直接接続が備えられ
る。この直接接続を形成するために、ウェル12には追加
のＮ+ 形拡散領域34が形成されている。この領域は、Ｐ
+ 形領域22から、正の放電の際にサイリスタの動作を妨
げることがないように十分な距離に配置されている。こ
の領域は、導体24の下方またはパッドＰＬの下方に配置
されており、そのどちらかと接触している。
負の放電の際に抵抗Ｒ１が破壊されるのを防止するため
にパッドＰＬとアース導体との間に直接ダイオードを加
える等のように、修正を加えることができる。実際、パ
ッドでの負の放電の際、電流はアース導体18、Ｐ- 形基
板、Ｎ- 形ウェル、Ｎ+ 形領域26、導体28、抵抗Ｒ１及
びパッドＰＬを通過しようとする。この電流が過度に高
いと、抵抗Ｒ１は破損を受ける。従って、パッドＰＬと
ウェル12との間には、Ｎ+ 形オーミックコンタクトと共
に、この場合抵抗Ｒ１を短絡させる直接接続が備えられ
る。この直接接続を形成するために、ウェル12には追加
のＮ+ 形拡散領域34が形成されている。この領域は、Ｐ
+ 形領域22から、正の放電の際にサイリスタの動作を妨
げることがないように十分な距離に配置されている。こ
の領域は、導体24の下方またはパッドＰＬの下方に配置
されており、そのどちらかと接触している。
【００２７】図６及び図７は、各々、この修正に一致し
た構造の断面図及び上方から見た図面である。追加の拡
散領域34の輪郭は、参照番号340 によって示されてお
り、輪郭24との接触位置は参照番号241 によって示され
ている。この実施例において、ダイオードＤ１は、抵抗
Ｒ１との組合せてダイオードの分布寄生容量が、静電破
壊の際に生じる急激な電圧遷移の伝播速度を低下させ
る、別の効果を有している。本発明による全体の構造
は、Ｎ- 形ウェルを備えるＰ- 形基板上の集積回路を参
照して説明した。しかしながら、全ての導電性の形を逆
にして、等価な構造が得られることは言うまでもない。
Ｐ- 形基板上の構造についてのみ説明したが、それは、
説明及び特許請求の範囲を不必要に複雑にしないためで
ある。本発明によると、Ｒ１の値は、通常約１オームで
ある。値がより大きいと電流が弱すぎることになり、正
常な作動中にラッチが起きる危険性がある。
た構造の断面図及び上方から見た図面である。追加の拡
散領域34の輪郭は、参照番号340 によって示されてお
り、輪郭24との接触位置は参照番号241 によって示され
ている。この実施例において、ダイオードＤ１は、抵抗
Ｒ１との組合せてダイオードの分布寄生容量が、静電破
壊の際に生じる急激な電圧遷移の伝播速度を低下させ
る、別の効果を有している。本発明による全体の構造
は、Ｎ- 形ウェルを備えるＰ- 形基板上の集積回路を参
照して説明した。しかしながら、全ての導電性の形を逆
にして、等価な構造が得られることは言うまでもない。
Ｐ- 形基板上の構造についてのみ説明したが、それは、
説明及び特許請求の範囲を不必要に複雑にしないためで
ある。本発明によると、Ｒ１の値は、通常約１オームで
ある。値がより大きいと電流が弱すぎることになり、正
常な作動中にラッチが起きる危険性がある。
【００２８】本発明の革新的な概念が広い範囲で応用で
きることは当業者には理解されよう。さらに、好ましい
実施例では、様々に変更することができる。従って、上
記及び下記の実施例は、単に本発明を例示するものに過
ぎないことが理解されよう。これらの実施例は、発明の
概念の範囲を示すのに役立つが、これらの実施例が開示
された新規な概念の全ての範囲を示しているわけではな
い。例えば、抵抗Ｒ２は、線形である必要はない。従っ
て、この好ましい実施例ではＲ２を形成するのに使用し
た拡散領域の代わりに、様々な素子（アクティブな素子
を含む）を使用することができる。別の実施例では、も
ちろん、図示したＰ+ 形ガードリング30に組み合わせ
て、異なるまたは追加のガードリングを使用することが
できる。また別の実施例では、より高い高さの金属をコ
ンタクトパッドとして使用して、従って、好ましくは、
抵抗Ｒ１として使用することができる。当業者には明ら
かなように、本出願で記載した発明の概念は極めて広い
範囲に渡って修正及び変更することができ、従って、本
発明の範囲は上記の実施例に限定されるものではない。
きることは当業者には理解されよう。さらに、好ましい
実施例では、様々に変更することができる。従って、上
記及び下記の実施例は、単に本発明を例示するものに過
ぎないことが理解されよう。これらの実施例は、発明の
概念の範囲を示すのに役立つが、これらの実施例が開示
された新規な概念の全ての範囲を示しているわけではな
い。例えば、抵抗Ｒ２は、線形である必要はない。従っ
て、この好ましい実施例ではＲ２を形成するのに使用し
た拡散領域の代わりに、様々な素子（アクティブな素子
を含む）を使用することができる。別の実施例では、も
ちろん、図示したＰ+ 形ガードリング30に組み合わせ
て、異なるまたは追加のガードリングを使用することが
できる。また別の実施例では、より高い高さの金属をコ
ンタクトパッドとして使用して、従って、好ましくは、
抵抗Ｒ１として使用することができる。当業者には明ら
かなように、本出願で記載した発明の概念は極めて広い
範囲に渡って修正及び変更することができ、従って、本
発明の範囲は上記の実施例に限定されるものではない。
【図１】本発明による保護回路の等価な回路図である。
【図２】本発明の第１の好ましい実施例による保護構造
の、図３の線II−IIによる側面断面図である。
の、図３の線II−IIによる側面断面図である。
【図３】第１の実施例による保護装置の平面図であり、
様々な拡散領域を図示しているが、金属化部分は図示し
ていない。
様々な拡散領域を図示しているが、金属化部分は図示し
ていない。
【図４】保護構造を被覆する金属化部分の平面図であ
る。
る。
【図５】保護構造の挙動を概略的に示す電流／電圧曲線
を図示している。
を図示している。
【図６】本発明の第２の実施例の側面図である。
【図７】第２の実施例の平面図である。
ＰＬ 外部接続パッド Ｅ ノード Ｒ１、Ｒ２ 低い値の抵抗 Ｔ１、Ｔ２ トランジスタ Ｄ１ ダイオード Ｖss アース 10 Ｐ- 形シリコンエピタキシャル層 12 Ｎ- 形ウェル 14 絶縁層 16 Ｎ+ 形領域 18、24 導体 22 Ｐ+ 形領域 30 Ｐ+ 形領域 34 Ｎ+ 形領域
Claims (38)
- 【請求項１】実質的に所定の電子的機能を提供するよう
に形成された複数の内部素子と、外部接続可能な複数の
コンタクトパッドを備える集積回路であって、そのコン
タクトパッドのうち複数のパッドが各々保護構造を介し
て上記内部素子のそれぞれのノードに動作的に接続され
ており、その保護構造は、 第１の導電形の第１の半導体領域と、第２の導電形で、
上記第１の領域と接する第２の半導体領域と、第１の導
電形で上記第２の領域と接する第３の半導体領域と、第
２導電性で上記第３の領域と接触する第４の半導体領域
とを備えるサイリスタであって、上記第２の領域は上記
第１の領域を上記第３の領域から分離しており、該第３
の領域は該第２の領域を上記第４の領域から分離してお
り、当該サイリスタの上記第１の領域は動作的にアース
に接続されており、上記第３の半導体領域は上記集積回
路の１つまたは複数の内部素子に動作的に接続されてお
り、上記第４の半導体領域は上記それぞれのコンタクト
パッドに動作的に接続されているサイリスタと、 約10オーム未満の値を有し、上記コンタクトパッドと上
記内部素子との間に電気的に配置されている第１の薄膜
抵抗とを備えることを特徴とする集積回路。 - 【請求項２】上記内部素子は、Ｎチャネル及びＰチャネ
ルの電界効果トランジスタの両方を備え、上記サイリス
タの第１の領域は上記Ｎチャネルトランジスタのソース
／ドレイン領域と同時に形成された強くドープされた浅
いＮ形拡散領域によって形成され、上記サイリスタの第
４の領域は上記Ｐチャネルトランジスタのソース／ドレ
イン領域と同時に形成された強くドープされた浅いＰ形
拡散領域によって形成されていることを特徴とする請求
項１に記載の集積回路。 - 【請求項３】さらに上記ガードリングを横方向から囲
む、上記第１の導電形の追加のガードリングを備えるこ
とを特徴とする請求項１に記載の集積回路。 - 【請求項４】上記内部素子は、Ｎチャネル及びＰチャネ
ルの電界効果トランジスタの両方を備え、上記サイリス
タの第１及び第４の領域は、Ｎチャネル及びＰチャネル
のトランジスタのソース／ドレイン領域と同時に形成さ
れた、強くドープされた浅いＮ形及びＰ形拡散領域によ
ってそれぞれ形成されており、 上記サイリスタの第２及び第３の領域の少なくとも幾つ
かの部分は、Ｎチャネル及びＰチャネルのトランジスタ
の本体領域と同時にそれぞれ形成されたＰ形及びＮ形拡
散領域によってそれぞれ形成されていることを特徴とす
る請求項１に記載の集積回路。 - 【請求項５】上記第２の抵抗は、上記サイリスタの第３
の領域と同じ導電形を有する浅い拡散領域によって形成
されており、上記ガードリングによって完全に囲まれて
いることを特徴とする請求項１に記載の集積回路。 - 【請求項６】上記コンタクトパッドは、上記サイリスタ
の第３及び第４の領域の両方にオーミック接続されてい
ることを特徴とする請求項１に記載の集積回路。 - 【請求項７】実質的に所定の電子的機能を提供するよう
に形成された複数の内部素子と、外部接続可能な複数の
コンタクトパッドを備える集積回路であって、そのパッ
ドのうち複数のパッドが各々保護構造を介して上記内部
素子のそれぞれのノードに動作的に接続されており、そ
の保護構造は、 第１の導電形の第１の半導体領域と、第２の導電形で上
記第１の領域と接する第２の半導体領域と、第１の導電
形で上記第２の領域と接触する第３の半導体領域と、第
２導電性で上記第３の領域と接触する第４の半導体領域
とを備えるサイリスタであって、上記第２の領域は上記
第１の領域を上記第３の領域から分離しており、該第３
の領域は該第２の領域を上記第４の領域から分離してお
り、その上記第１の領域は動作的にアースに接続されて
おり、上記第３の半導体領域は上記集積回路の１つまた
は複数の内部素子に動作的に接続されており、上記第４
の半導体領域は上記それぞれのコンタクトパッドに動作
的に接続されているサイリスタと、 約10オーム未満の値を有し、上記コンタクトパッドと上
記内部素子との間に電気的に配置されている薄膜抵抗の
第１の抵抗と、 上記サイリスタの第３の領域と上記集積回路の内部素子
との間に配置されており、上記第１の抵抗の100 倍以上
の値を有する第２の抵抗とを備えることを特徴とする集
積回路。 - 【請求項８】上記内部素子は、Ｎチャネル及びＰチャネ
ルの電界効果トランジスタの両方を備え、上記サイリス
タの第１の領域は上記Ｎチャネルトランジスタのソース
／ドレイン領域と同時に形成された強くドープされた浅
いＮ形拡散領域によって形成され、上記サイリスタの第
４の領域は上記Ｐチャネルトランジスタのソース／ドレ
イン領域と同時に形成された強くドープされた浅いＰ形
拡散領域によって形成されていることを特徴とする請求
項７に記載の集積回路。 - 【請求項９】さらに上記ガードリングを横方向から囲
む、上記第１の導電形の追加のガードリングを備えるこ
とを特徴とする請求項７に記載の集積回路。 - 【請求項１０】上記内部素子は、Ｎチャネル及びＰチャ
ネルの電界効果トランジスタの両方を備え、上記サイリ
スタの第１及び第４の領域は、Ｎチャネル及びＰチャネ
ルのトランジスタのソース／ドレイン領域と同時に形成
された、強くドープされた浅いＮ形及びＰ形拡散領域に
よってそれぞれ形成されており、 上記サイリスタの第２及び第３の領域の少なくとも幾つ
かの部分は、Ｎチャネル及びＰチャネルのトランジスタ
の本体領域と同時に形成されたＮ形及びＰ形の拡散領域
によってそれぞれ形成されていることを特徴とする請求
項７に記載の集積回路。 - 【請求項１１】上記第２の抵抗は、上記サイリスタの第
３の領域と同じ導電形を有する浅い拡散領域によって形
成されており、上記ガードリングによって完全に囲まれ
ていることを特徴とする請求項７に記載の集積回路。 - 【請求項１２】上記コンタクトパッドは、上記サイリス
タの第３及び第４の領域の両方にオーミック接続されて
いることを特徴とする請求項７に記載の集積回路。 - 【請求項１３】さらに、上記コンタクトパッドに直接さ
れたＰ形領域とアース電位に接続されたＮ形領域とを有
する接合ダイオードを備えることを特徴とする請求項７
に記載の集積回路。 - 【請求項１４】実質的に所定の電子的機能を提供するよ
うに形成された複数の内部素子と、回部接続可能な複数
のコンタクトパッドを備える集積回路であって、そのコ
ンタクトパッドのうち複数のパッドが各々保護構造を介
して上記内部素子のそれぞれのノードに動作的に接続さ
れており、その保護構造は、 第１の導電形の第１の半導体領域と、第２の導電形で上
記第１の領域と接する第２の半導体領域と、第１の導電
形で上記第２の領域と接触する第３の半導体領域と、第
２導電性で上記第３の領域と接触する第４の半導体領域
とを備えるサイリスタであって、上記第２の領域は上記
第１の領域を上記第３の領域から分離しており、該第３
の領域は該第２の領域を上記第４の領域から分離してお
り、上記第１の領域は動作的にアースに接続されてお
り、上記第３の半導体領域は上記集積回路の１つまたは
複数の内部素子に動作的に接続されており、上記第４の
半導体領域は上記それぞれのコンタクトパッドに動作的
に接続されているサイリスタと、 約10オーム未満の値を有し、上記コンタクトパッドと上
記内部素子との間に電気的に配置されている薄膜抵抗の
第１の抵抗と、 上記コンタクトパッドに直接接続された第１の導電形の
領域と、アースに直接接続された第２の導電形の領域と
を有するダイオードとを備えることを特徴とする集積回
路。 - 【請求項１５】上記内部素子は、Ｎチャネル及びＰチャ
ネルの電界効果トランジスタの両方を備え、上記サイリ
スタの第１の領域は上記Ｎチャネルトランジスタのソー
ス／ドレイン領域と同時に形成された強くドープされた
浅いＮ形拡散領域によって形成され、上記サイリスタの
第４の領域は上記Ｐチャネルトランジスタのソース／ド
レイン領域と同時に形成された強くドープされた浅いＰ
形拡散領域によって形成されていることを特徴とする請
求項14に記載の集積回路。 - 【請求項１６】さらに上記ガードリングを横方向から囲
む、上記第１の導電形の追加のガードリングを備えるこ
とを特徴とする請求項14に記載の集積回路。 - 【請求項１７】上記内部素子は、Ｎチャネル及びＰチャ
ネルの電界効果トランジスタの両方を備え、上記サイリ
スタの第１及び第４の領域は、Ｎチャネル及びＰチャネ
ルのトランジスタのソース／ドレイン領域と同時に形成
された、強くドープされた浅いＮ形及びＰ形の拡散領域
によってそれぞれ形成されており、 上記サイリスタの第２及び第３の領域の少なくとも幾つ
かの部分は、Ｎチャネル及びＰチャネルのトランジスタ
の本体領域と同時に形成されたＮ形及びＰ形拡散領域に
よってそれぞれ形成されていることを特徴とする請求項
14に記載の集積回路。 - 【請求項１８】上記第２の抵抗は、上記サイリスタの第
３の領域と同じ導電形を有する浅い拡散領域によって形
成されており、上記ガードリングによって完全に囲まれ
ていることを特徴とする請求項14に記載の集積回路。 - 【請求項１９】上記コンタクトパッドは、上記サイリス
タの第３及び第４の領域の両方にオーミック接続されて
いることを特徴とする請求項14に記載の集積回路。 - 【請求項２０】外部接続可能な複数のコンタクトパッド
と、実質的に所定の電子的機能を提供するように形成さ
れ、上記コンタクトパッドの１つに各々対応する複数の
各入／出力ノードを備える複数の内部素子を備え、 上記コンタクトパッドは、各々、約0.6 〜６オーム（0.
6 と６も含めて）の範囲の値を有する第１の抵抗を形成
するように延びた薄膜金属化部分のアイランド状に形成
されており、 該パッドは上記第１の抵抗と拡散された第２の抵抗との
直列接続を介して上記の各入／出力ノードに接続されて
おり、 上記パッドは更にサイリスタを介してアースに接続され
ており、そのサイリスタのゲート端子に上記第１の抵抗
が接続されている、 ことを特徴とする集積回路。 - 【請求項２１】上記内部素子は、Ｎチャネル及びＰチャ
ネルの電界効果トランジスタの両方を備え、上記サイリ
スタの第１の領域は上記Ｎチャネルトランジスタのソー
ス／ドレイン領域と同時に形成された強くドープされた
浅いＮ形拡散領域によって形成され、上記サイリスタの
第４の領域は上記Ｐチャネルトランジスタのソース／ド
レイン領域と同時に形成された強くドープされた浅いＰ
形拡散領域によって形成されていることを特徴とする請
求項20に記載の集積回路。 - 【請求項２２】さらに上記ガードリングを横方向から囲
む、上記第１の導電形の追加のガードリングを備えるこ
とを特徴とする請求項14に記載の集積回路。 - 【請求項２３】上記内部素子は、Ｎチャネル及びＰチャ
ネルの電界効果トランジスタの両方を備え、上記サイリ
スタの第１及び第４の領域は、Ｎチャネル及びＰチャネ
ルのトランジスタのソース／ドレイン領域と同時に形成
された、強くドープされた浅いＮ形及びＰ形拡散領域に
よってそれぞれ形成されており、 上記サイリスタの第２及び第３の領域の少なくとも幾つ
かの部分は、Ｎチャネル及びＰチャネルのトランジスタ
の本体領域と同時に形成されたＮ形及びＰ形拡散領域に
よってそれぞれ形成されていることを特徴とする請求項
20に記載の集積回路。 - 【請求項２４】上記第２の抵抗は、上記サイリスタの第
３の領域と同じ導電形を有する浅い拡散領域によって形
成されており、上記ガードリングによって完全に囲まれ
ていることを特徴とする請求項20に記載の集積回路。 - 【請求項２５】上記コンタクトパッドは、上記サイリス
タの第３及び第４の領域の両方にオーミック接続されて
いることを特徴とする請求項20に記載の集積回路。 - 【請求項２６】さらに、上記コンタクトパッドに直接接
続されたＰ形領域とアース電位に接続されたＮ形領域と
を有する接合ダイオードを備えることを特徴とする請求
項20に記載の集積回路。 - 【請求項２７】少なくとも１つの外部接続パッドと、特
に静電放電によってそのパッドに現れることがある過電
圧に対する保護装置とを備える集積回路であって、その
保護装置は、上記接続パッドと上記回路の電気アースと
の間に接続されているサイリスタ集積構造を備え、この
サイリスタは４つの連続した交互のＰＮＰＮの半導体領
域を備え、その領域の中の１つの端部領域と、当該端部
領域に隣接したゲート領域と呼ばれる中間領域とが上記
コンタクトパッドに接続されており、そのゲート領域と
上記コンタクトパッドとの間に低い値の抵抗が配置され
ており、当該低い値の抵抗が、上記コンタクトパッドと
集積回路の内部回路との間に電気的に接続されているこ
とを特徴とする集積回路。 - 【請求項２８】上記抵抗は、上記サイリスタの導通をト
リガする電流が約100 ミリアンペアから１アンペアであ
るような値を有することを特徴とする請求項27に記載の
集積回路。 - 【請求項２９】上記抵抗は約0.6 〜６オームの値を有す
ることを特徴とする請求項28に記載の集積回路。 - 【請求項３０】上記抵抗は、ほぼ金属性の導電率を有す
る薄膜から実質的になることを特徴とする請求項27に記
載の集積回路。 - 【請求項３１】Ｐ- 形半導体の基板と、少なくとも１つ
の接続パッドと、このパッドに現れる恐れがある過電圧
に対してこのパッドを保護する装置とを備える集積回路
において、この保護装置は、 上記基板に形成され、上記回路のアース導体と接触した
Ｎ+ 形ドープされた表面領域であって、サイリスタを形
成する、導電性の形が交互に異なる一連の４つの領域の
第１の領域を構成する領域と、 基板内で拡散され、上記サイリスタの第２の領域を構成
するＰ- 形基板領域によって上記第１の領域から分離さ
れたＮ- 形ウェルであって、ゲート領域として公知の第
３の領域を構成するウェルと、 上記ウェルの表面に形成されたＰ+ 形領域であって、上
記接続パッドと直接電気接触する、上記サイリスタの第
４の領域を構成する領域と、 上記パッドと上記ゲート領域とを接続する低い値の抵抗
であって、上記コンタクトパッドと集積回路の内部回路
との間に配置された抵抗とを備えることを特徴とする集
積回路。 - 【請求項３２】上記ウェルの表面に拡散された第５のＮ
+ 形領域を備え、その第５の領域が、上記抵抗の１つの
端部と上記Ｎ- 形ウェルとの間を電気接続するオーミッ
クコンタクトを形成しており、該抵抗のもう１つの端部
は直接パッドに接続されていることを特徴とする請求項
31に記載の回路。 - 【請求項３３】上記第５の領域が上記ウェルの上方と上
記ウェルの外側の基板内の両方に延びており、この上記
第５の領域は、該ウェルの外側に位置する端部で上記集
積回路の入力導体に接続されていることを特徴とする請
求項32に記載の回路。 - 【請求項３４】上記抵抗は、一方の端部がパッドに、も
う一方の端部が上記Ｎ形ウェル上に位置する第５の領域
の一部分に接触している金属または多結晶シリコン層に
よって構成されていることを特徴とする請求項33に記載
の回路。 - 【請求項３５】上記ウェルの表面に、上記の第４のＰ+
形領域から離れて、第６のＮ+ 形領域が形成されてお
り、この領域はパッドと直接電気接触していることを特
徴とする請求項31に記載の回路。 - 【請求項３６】基板の表面に形成され、上記アース導体
に直接接続されたＰ+ 形領域を備えることを特徴とする
請求項31に記載の回路。 - 【請求項３７】Ｐ+ 形及びＮ+ 形ドーピングを備える様
々な表面領域は、厚い酸化物層によって互いに分離され
ていることを特徴とする請求項31に記載の回路。 - 【請求項３８】（ａ） 内部電気回路素子と、その内部
回路素子に電気的に接続された複数のコンタクトパッド
を備え、各サイリスタと各抵抗の直列接続がその各コン
タクトパッドの１つと上記内部回路素子との間に配置さ
れ、上記サイリスタは共に結合されたＮＰＮ及びＰＮＰ
のバイポーラトランジスタを備え、そのＰＮＰトランジ
スタのエミッタが上記各コンタクトパッドに接続された
集積回路を形成し、 （ｂ） 上記コンタクトパッドに過度の正の電圧が生じ
ると、上記ＮＰＮトランジスタ及び各追加の抵抗を介し
て、該コンタクトパッドからアースに電流を流し、 （ｃ） 上記ＰＮＰトランジスタに上記追加抵抗の電圧
をベースエミッタ電圧として接続し、 それによって、上記ＰＮＰトランジスタはオンになり、
外部の過電圧源が該ＮＰＮトランジスタをオンにするの
に十分な大きい電圧を提供する時だけ上記サイリスタを
点弧させ、その後、上記の追加抵抗の両端に順方向ダイ
オード電圧降下より大きい降下を生じさせるのに十分な
電流を印加し続けることからなる、集積回路の作動方
法。
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ID=9429468
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| JP (1) | JPH0662529A (ja) |
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