JPH10189879A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH10189879A JPH10189879A JP8350532A JP35053296A JPH10189879A JP H10189879 A JPH10189879 A JP H10189879A JP 8350532 A JP8350532 A JP 8350532A JP 35053296 A JP35053296 A JP 35053296A JP H10189879 A JPH10189879 A JP H10189879A
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- Japan
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- island
- resistance
- diffusion region
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Abstract
(57)【要約】
【課題】 複数の抵抗素子間の、抵抗値の比率の変動を
解消しつつ、静電破壊保護素子を組み込むことが可能と
なる。 【解決手段】 基板２５上に形成したエピタキシャル層
を分離して複数のアイランド２７を形成し、各アイラン
ド２７にＰ型拡散領域２８を形成して抵抗素子とする。
Ｐ型拡散領域２８とは離間してアイランド２７表面にＰ
型拡散領域３０を形成し、その表面にＮ＋拡散領域３１
を形成する。Ｐ型拡散領域２８のＰ、アイランド２７の
Ｎ、Ｐ型の拡散領域３０のＰからなるＰＮＰトランジス
タＴＲ１と、アイランド２７のＮ、Ｐ型の拡散領域３０
のＰ、およびＮ＋型拡散領域３１のＮからなるＮＰＮト
ランジスタＴＲ２との組み合わせによってサイリスタ素
子ＳＣＲを構成する。拡散領域２８の一方の端を一方の
パッド３２ａに、他方を他方のパッド３２ｂに接続す
る。
解消しつつ、静電破壊保護素子を組み込むことが可能と
なる。 【解決手段】 基板２５上に形成したエピタキシャル層
を分離して複数のアイランド２７を形成し、各アイラン
ド２７にＰ型拡散領域２８を形成して抵抗素子とする。
Ｐ型拡散領域２８とは離間してアイランド２７表面にＰ
型拡散領域３０を形成し、その表面にＮ＋拡散領域３１
を形成する。Ｐ型拡散領域２８のＰ、アイランド２７の
Ｎ、Ｐ型の拡散領域３０のＰからなるＰＮＰトランジス
タＴＲ１と、アイランド２７のＮ、Ｐ型の拡散領域３０
のＰ、およびＮ＋型拡散領域３１のＮからなるＮＰＮト
ランジスタＴＲ２との組み合わせによってサイリスタ素
子ＳＣＲを構成する。拡散領域２８の一方の端を一方の
パッド３２ａに、他方を他方のパッド３２ｂに接続す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数本の抵抗素子
を組み込んだ集積回路に、抵抗素子間の抵抗値の比率の
変動を防止しながら静電破壊保護を行うことができる集
積回路に関する。
を組み込んだ集積回路に、抵抗素子間の抵抗値の比率の
変動を防止しながら静電破壊保護を行うことができる集
積回路に関する。
【０００２】
【従来の技術】集積回路に組み込まれる受動素子として
抵抗素子を組み込む場合、多くは所望の不純物濃度の拡
散領域を形成し該拡散領域の比抵抗を用いて構成するの
が一般的である。抵抗素子は回路的に単体で利用される
場合はそれほどの精度は必要ないが、回路的に分圧抵抗
を利用する場合などでは、各抵抗素子の絶対値ではな
く、抵抗素子間の抵抗比が重要視される場合がある。
抵抗素子を組み込む場合、多くは所望の不純物濃度の拡
散領域を形成し該拡散領域の比抵抗を用いて構成するの
が一般的である。抵抗素子は回路的に単体で利用される
場合はそれほどの精度は必要ないが、回路的に分圧抵抗
を利用する場合などでは、各抵抗素子の絶対値ではな
く、抵抗素子間の抵抗比が重要視される場合がある。
【０００３】例えば図５に示したＬＣＤ用分割電源等の
回路では、電源電位ＶＣＣと接地電位ＧＮＤとの間に抵
抗１〜４を直列に配置し、更に抵抗２と抵抗３との間に
分圧抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、８Ｒを配置している。
尚、分圧抵抗Ｒ〜８Ｒの数字は倍数を示すもので、例え
ば分圧抵抗４Ｒは分圧抵抗Ｒに相当する抵抗を４ヶ直列
接続することで分圧抵抗Ｒの４倍の抵抗値を持つことを
示す。また、抵抗１〜４の値も分圧抵抗Ｒと同じ値を持
つ。
回路では、電源電位ＶＣＣと接地電位ＧＮＤとの間に抵
抗１〜４を直列に配置し、更に抵抗２と抵抗３との間に
分圧抵抗Ｒ、２Ｒ、３Ｒ、４Ｒ、８Ｒを配置している。
尚、分圧抵抗Ｒ〜８Ｒの数字は倍数を示すもので、例え
ば分圧抵抗４Ｒは分圧抵抗Ｒに相当する抵抗を４ヶ直列
接続することで分圧抵抗Ｒの４倍の抵抗値を持つことを
示す。また、抵抗１〜４の値も分圧抵抗Ｒと同じ値を持
つ。
【０００４】この回路は抵抗体が全部で２２本存在する
のと等価であるから、例えば電源電位ＶＣＣを２２Ｖと
すると、各抵抗の両端電圧は１Ｖとなる。従って、分圧
抵抗Ｒ〜８Ｒの入力端Ｒ×１〜Ｒ×６をどのように短絡
するかによって、各オペアンプＯＰ１、ＯＰ２、ＯＰ
３、ＯＰ４の出力端Ｖ１〜Ｖ４に所望の出力電圧を発生
させるようになっている。
のと等価であるから、例えば電源電位ＶＣＣを２２Ｖと
すると、各抵抗の両端電圧は１Ｖとなる。従って、分圧
抵抗Ｒ〜８Ｒの入力端Ｒ×１〜Ｒ×６をどのように短絡
するかによって、各オペアンプＯＰ１、ＯＰ２、ＯＰ
３、ＯＰ４の出力端Ｖ１〜Ｖ４に所望の出力電圧を発生
させるようになっている。
【０００５】この時、各抵抗１〜４の抵抗値の比がずれ
ると、ある出力端の出力電位を設計値に固定しても他の
出力端の出力電位が設計値からずれて、全ての出力端を
設計値に合致させることができなくなる。このため、抵
抗１〜４の抵抗比は厳密に設計・管理しなければならな
い。さらに、ユーザ側からすれば得られる出力電圧を任
意の値に設定できるＩＣの方がそれを組み込む電子機器
の設計が容易である。そこで、入力端子Ｒ×１〜Ｒ×６
ばかりでなく、他の入力端子Ｒ１〜Ｒ４、およびＩＮ１
〜ＩＮ４を全て外部接続パッドに導出しすることによ
り、例えばＩＣ外部で入力端子間に外付け抵抗を挿入し
たり短絡することによって、得られる出力電圧の組み合
わせを倍増できるような要求がなされていた。
ると、ある出力端の出力電位を設計値に固定しても他の
出力端の出力電位が設計値からずれて、全ての出力端を
設計値に合致させることができなくなる。このため、抵
抗１〜４の抵抗比は厳密に設計・管理しなければならな
い。さらに、ユーザ側からすれば得られる出力電圧を任
意の値に設定できるＩＣの方がそれを組み込む電子機器
の設計が容易である。そこで、入力端子Ｒ×１〜Ｒ×６
ばかりでなく、他の入力端子Ｒ１〜Ｒ４、およびＩＮ１
〜ＩＮ４を全て外部接続パッドに導出しすることによ
り、例えばＩＣ外部で入力端子間に外付け抵抗を挿入し
たり短絡することによって、得られる出力電圧の組み合
わせを倍増できるような要求がなされていた。
【０００６】一方、半導体集積回路の設計においては、
外部接続パッドからの外乱ノイズから内部素子を保護す
るために、図６（Ａ）（Ｂ）に示すような静電破壊防止
用の素子を挿入したいものである。この静電破壊防止素
子は、パッド５と接地電位ＧＮＤとの間に接続された保
護ダイオード６と、パッド５と内部回路７との間に接続
された制限抵抗８からなり、パッド５に接地電位以下の
電位が印加された場合には保護ダイオードをＯＮして電
流を逃がし、パッド６に電源電位ＶＣＣ以上の電位が印
加された場合には、図６（Ｂ）に示したように制限抵抗
８を構成するＰ型の拡散領域９とＮ型のエピタキシャル
層１０からなる寄生保護ダイオード１１をＯＮさせてエ
ピタキシャル層１０に印加された電源電位ＶＣＣに電流
を逃がすような構造となる。
外部接続パッドからの外乱ノイズから内部素子を保護す
るために、図６（Ａ）（Ｂ）に示すような静電破壊防止
用の素子を挿入したいものである。この静電破壊防止素
子は、パッド５と接地電位ＧＮＤとの間に接続された保
護ダイオード６と、パッド５と内部回路７との間に接続
された制限抵抗８からなり、パッド５に接地電位以下の
電位が印加された場合には保護ダイオードをＯＮして電
流を逃がし、パッド６に電源電位ＶＣＣ以上の電位が印
加された場合には、図６（Ｂ）に示したように制限抵抗
８を構成するＰ型の拡散領域９とＮ型のエピタキシャル
層１０からなる寄生保護ダイオード１１をＯＮさせてエ
ピタキシャル層１０に印加された電源電位ＶＣＣに電流
を逃がすような構造となる。
【０００７】しかしながら、図６（Ｂ）の構造は、エピ
タキシャル層１０に電源電位ＶＣＣを印加するので、パ
ッド５に印加された電位との電位差により拡散領域９と
エピタキシャル層１０との間に空乏層が生じ、該空乏層
が拡散領域９の実効的な断面積を狭めるので、制限抵抗
８の抵抗値がパッド５に印加された電位によって変動す
ることを意味する。このような制限抵抗８を抵抗比の精
度が求められる抵抗素子に直列接続しては、抵抗値のバ
ランスを狂わせる要因を付加することになるので、接続
することができない。
タキシャル層１０に電源電位ＶＣＣを印加するので、パ
ッド５に印加された電位との電位差により拡散領域９と
エピタキシャル層１０との間に空乏層が生じ、該空乏層
が拡散領域９の実効的な断面積を狭めるので、制限抵抗
８の抵抗値がパッド５に印加された電位によって変動す
ることを意味する。このような制限抵抗８を抵抗比の精
度が求められる抵抗素子に直列接続しては、抵抗値のバ
ランスを狂わせる要因を付加することになるので、接続
することができない。
【０００８】
【発明が解決しようとする課題】このように、抵抗値の
バランスの精度が求められる抵抗素子を外部接続用のパ
ッドに接続する場合、静電破壊保護素子を接続すること
が困難である欠点があった。また、抵抗素子の本数分に
相当する数の外部接続端子を設け、しかもその各々に図
６に示した静電破壊保護素子を設けることは、例えば２
００×２００μもの大面積を要するパッド５を多数個設
け更に比較的大面積を要する独立アイランドを各々に形
成することであるから、チップサイズが増大してコスト
高になる欠点があった。
バランスの精度が求められる抵抗素子を外部接続用のパ
ッドに接続する場合、静電破壊保護素子を接続すること
が困難である欠点があった。また、抵抗素子の本数分に
相当する数の外部接続端子を設け、しかもその各々に図
６に示した静電破壊保護素子を設けることは、例えば２
００×２００μもの大面積を要するパッド５を多数個設
け更に比較的大面積を要する独立アイランドを各々に形
成することであるから、チップサイズが増大してコスト
高になる欠点があった。
【０００９】
【課題を解決するための手段】本発明はかかる従来の課
題に鑑みなされたもので、抵抗素子を形成したアイラン
ドに、ＰＮＰＮ型のサイリスタを形成し、該サイリスタ
素子をパットと接地電位間に接続するような構成とする
ことにより、パッドに電源電位を超えるノイズが重畳し
たときでも電流を逃がすことが可能で、且つ抵抗値のバ
ランスを狂わせることのない半導体集積回路を提供する
ものである。
題に鑑みなされたもので、抵抗素子を形成したアイラン
ドに、ＰＮＰＮ型のサイリスタを形成し、該サイリスタ
素子をパットと接地電位間に接続するような構成とする
ことにより、パッドに電源電位を超えるノイズが重畳し
たときでも電流を逃がすことが可能で、且つ抵抗値のバ
ランスを狂わせることのない半導体集積回路を提供する
ものである。
【００１０】
【発明の実施の形態】以下に本発明を図面を参照しなが
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。図１において、２１はＰ型の
シリコン半導体チップ、２２は半導体チップの周辺部分
に形成した外部接続用のパッド、２３は能動、受動回路
素子を形成して所望の回路機能を達成するための回路ブ
ロック、２４は図５の分圧回路を構成するための多数の
抵抗素子である。抵抗素子２４は半導体チップ２１の中
心付近に密集して配置されており、しかも互いに同一サ
イズで平行に配置されている。また、抵抗素子２４の両
端は、図示せぬ電極配線により各々対応するパッド２２
もしくは内部回路に接続されている。このように抵抗素
子をまとめて半導体チップ２１の中心部分に配置するこ
とにより、チップに加わる機械的ストレスによる抵抗値
変動を最小にしている。
ら詳細に説明する。図１は本発明による半導体集積回路
装置を示す断面図である。図１において、２１はＰ型の
シリコン半導体チップ、２２は半導体チップの周辺部分
に形成した外部接続用のパッド、２３は能動、受動回路
素子を形成して所望の回路機能を達成するための回路ブ
ロック、２４は図５の分圧回路を構成するための多数の
抵抗素子である。抵抗素子２４は半導体チップ２１の中
心付近に密集して配置されており、しかも互いに同一サ
イズで平行に配置されている。また、抵抗素子２４の両
端は、図示せぬ電極配線により各々対応するパッド２２
もしくは内部回路に接続されている。このように抵抗素
子をまとめて半導体チップ２１の中心部分に配置するこ
とにより、チップに加わる機械的ストレスによる抵抗値
変動を最小にしている。
【００１１】図２は抵抗素子の一部を拡大して示す
（Ａ）平面図、（Ｂ）断面図である。尚、同図で示した
抵抗素子は図５の回路図の抵抗１、２に該当する。同図
において、２５はＰ型のシリコン半導体基板、２６は基
板２５上に形成したＮ型のエピタキシャル層を貫通する
Ｐ＋型の分離領域、２７は分離領域２６によって接合分
離されたアイランド、２８は選択拡散によってアイラン
ド２７表面に形成したＰ型の拡散領域であり、該拡散領
域２８が抵抗素子２４を構成する。２９は拡散領域２８
を取り囲むＮ＋型のチャネルストッパ領域、３０はサイ
リスタを構成するためのＰ型の拡散領域、３１はＰ型拡
散領域３０の表面に形成した、同じくサイリスタを構成
するためのＮ＋型拡散領域である。
（Ａ）平面図、（Ｂ）断面図である。尚、同図で示した
抵抗素子は図５の回路図の抵抗１、２に該当する。同図
において、２５はＰ型のシリコン半導体基板、２６は基
板２５上に形成したＮ型のエピタキシャル層を貫通する
Ｐ＋型の分離領域、２７は分離領域２６によって接合分
離されたアイランド、２８は選択拡散によってアイラン
ド２７表面に形成したＰ型の拡散領域であり、該拡散領
域２８が抵抗素子２４を構成する。２９は拡散領域２８
を取り囲むＮ＋型のチャネルストッパ領域、３０はサイ
リスタを構成するためのＰ型の拡散領域、３１はＰ型拡
散領域３０の表面に形成した、同じくサイリスタを構成
するためのＮ＋型拡散領域である。
【００１２】チャネルストッパ領域２９は、拡散領域２
８と分離領域２６との間のアイランド２７表面に形成さ
れ、拡散領域２８を囲むのと同様に、Ｐ型の拡散領域３
０をも取り囲むように配置される。但しＰ型の拡散領域
３０の一部を細い線幅で延長して（図示３０ａ）分離領
域と重畳させており、この細い線幅で延長する部分３０
ａが横断する部分はチャネルストッパ領域２９を切断し
ている。
８と分離領域２６との間のアイランド２７表面に形成さ
れ、拡散領域２８を囲むのと同様に、Ｐ型の拡散領域３
０をも取り囲むように配置される。但しＰ型の拡散領域
３０の一部を細い線幅で延長して（図示３０ａ）分離領
域と重畳させており、この細い線幅で延長する部分３０
ａが横断する部分はチャネルストッパ領域２９を切断し
ている。
【００１３】拡散領域２８の一方の端は、電極配線３３
ａにより入力端子となる外部接続パッド３２ａに接続さ
れ、他方の端は電極配線３３ｂで内部回路及び他の入力
端子となるパッド３２ｂに接続される。前記他方の端に
近いチャネル領域２９の一部は拡張されており、前記一
方の端に接続する電極３３ａが酸化膜３４上を延在して
前記拡張した部分にコンタクトする。これで抵抗素子２
４の高電位側の電位でアイランド２７をバイアスする。
このように高電位側の電位でバイアスすることにより、
入力電圧に関わらずアイランド２７と拡散領域２８との
ＰＮ接合に形成される空乏層の形状、大きさを各抵抗素
子２４の各々で一定にでき、抵抗値のバランスが崩れる
ことを防止する。一方の端に接続する電極３３ａは又、
酸化膜３４上で少なくともチャネル領域２９より外側お
よびＰ型の拡散領域３０の上部まで拡張されてフィール
ド電極３３ｃを構成する。フィールド電極３３ｃは、拡
散領域２８の上部を電極配線が横断し、該電極配線の電
位によって拡散領域の空乏層が変化して抵抗値がずれる
ことを防止している。また、チャネル領域２９はアイラ
ンド２７と酸化膜３４との界面に生じるｐ型のチャネル
が分離領域２６まで達することを防止し、拡散領域２８
を流れる電流が前記チャネルを介して漏れることによっ
て抵抗値が変化することを防止している。
ａにより入力端子となる外部接続パッド３２ａに接続さ
れ、他方の端は電極配線３３ｂで内部回路及び他の入力
端子となるパッド３２ｂに接続される。前記他方の端に
近いチャネル領域２９の一部は拡張されており、前記一
方の端に接続する電極３３ａが酸化膜３４上を延在して
前記拡張した部分にコンタクトする。これで抵抗素子２
４の高電位側の電位でアイランド２７をバイアスする。
このように高電位側の電位でバイアスすることにより、
入力電圧に関わらずアイランド２７と拡散領域２８との
ＰＮ接合に形成される空乏層の形状、大きさを各抵抗素
子２４の各々で一定にでき、抵抗値のバランスが崩れる
ことを防止する。一方の端に接続する電極３３ａは又、
酸化膜３４上で少なくともチャネル領域２９より外側お
よびＰ型の拡散領域３０の上部まで拡張されてフィール
ド電極３３ｃを構成する。フィールド電極３３ｃは、拡
散領域２８の上部を電極配線が横断し、該電極配線の電
位によって拡散領域の空乏層が変化して抵抗値がずれる
ことを防止している。また、チャネル領域２９はアイラ
ンド２７と酸化膜３４との界面に生じるｐ型のチャネル
が分離領域２６まで達することを防止し、拡散領域２８
を流れる電流が前記チャネルを介して漏れることによっ
て抵抗値が変化することを防止している。
【００１４】Ｎ＋型拡散領域３１には電極配線３３ｄに
よって接地電位ＧＮＤが印加されている。分離領域２６
と半導体基板２５にも図示せぬ電極配線により接地電位
ＧＮＤが印加されている。一方のパッド３２ａから見た
場合、パッド３２ａにＰ型拡散領域２８からなる抵抗素
子が接続されると共に、接地電位との間にサイリスタ素
子ＳＣＲが接続される。サイリスタ素子ＳＣＲは、Ｐ型
拡散領域２８のＰ、アイランド２７のＮ、Ｐ型の拡散領
域３０のＰからなるＰＮＰトランジスタＴＲ１と、アイ
ランド２７のＮ、Ｐ型の拡散領域３０のＰ、およびＮ＋
型拡散領域３１のＮからなるＮＰＮトランジスタＴＲ２
との組み合わせによって構成される。また、チャネル領
域２０を延在させることによりＰＮＰトランジスタＴＲ
１のＥＢ間バイアス用抵抗ｒ１を構成し、Ｐ型拡散領域
３０細い線幅で延長した部分３０ａでＮＰＮトランジス
タＴＲ２のＥＢ間バイアス用抵抗ｒ２を形成している。
よって接地電位ＧＮＤが印加されている。分離領域２６
と半導体基板２５にも図示せぬ電極配線により接地電位
ＧＮＤが印加されている。一方のパッド３２ａから見た
場合、パッド３２ａにＰ型拡散領域２８からなる抵抗素
子が接続されると共に、接地電位との間にサイリスタ素
子ＳＣＲが接続される。サイリスタ素子ＳＣＲは、Ｐ型
拡散領域２８のＰ、アイランド２７のＮ、Ｐ型の拡散領
域３０のＰからなるＰＮＰトランジスタＴＲ１と、アイ
ランド２７のＮ、Ｐ型の拡散領域３０のＰ、およびＮ＋
型拡散領域３１のＮからなるＮＰＮトランジスタＴＲ２
との組み合わせによって構成される。また、チャネル領
域２０を延在させることによりＰＮＰトランジスタＴＲ
１のＥＢ間バイアス用抵抗ｒ１を構成し、Ｐ型拡散領域
３０細い線幅で延長した部分３０ａでＮＰＮトランジス
タＴＲ２のＥＢ間バイアス用抵抗ｒ２を形成している。
【００１５】一方のパッド３２ａに接地電位ＧＮＤより
低いサージ電圧が印加された場合は、パッド３２ａ近傍
またはその直下に独立アイランドで形成した保護ダイオ
ード６（図示せず）がＯＮして内部回路を保護する。保
護ダイオード６は、アイランド２７のＮ型領域をカソー
ドとし分離領域２６と基板２５のＰ型領域をアノードと
して構成する。この構造と動作は図６（Ａ）に示した従
来例と同じである。
低いサージ電圧が印加された場合は、パッド３２ａ近傍
またはその直下に独立アイランドで形成した保護ダイオ
ード６（図示せず）がＯＮして内部回路を保護する。保
護ダイオード６は、アイランド２７のＮ型領域をカソー
ドとし分離領域２６と基板２５のＰ型領域をアノードと
して構成する。この構造と動作は図６（Ａ）に示した従
来例と同じである。
【００１６】一方のパッド３２ａに電源電位ＶＣＣより
高いサージ電圧が印加された場合、先ず抵抗ｒ１の発生
する電位差によりＰＮＰトランジスタＴｒ１がＯＮし、
そのコレクタ電流がＮＰＮトランジスタＴＲ２のベース
電流を供給するとともに微少抵抗ｒ２の発生する電位差
によりＮＰＮトランジスタＴＲ２がＯＮし、サイリスタ
素子ＳＣＲがターンオンしてＮ＋拡散領域３１から電極
を介してサージ電流を接地電位ＧＮＤに流すようになっ
ている。ターンオンする電位はＰ型の拡散領域２８とＰ
型の拡散領域３０との距離によって所望の値に設定でき
る。ターンオン電圧はアイランド２７と分離領域２６と
が形成するダイオードの逆方向耐圧（約１００Ｖ）より
小さくなければならず、約５０Ｖ程度に設定する。この
とき、Ｐ型拡散領域３０の細い線幅で延在する部分３０
ａ、即ち抵抗ｒ２によりＰ型拡散領域３のでにを固定し
ておかないと、単純にＰＮＰトランジスタＴＲ１のコレ
クタ電流でＮＰＮトランジスタＴＲ２がＯＮしてしま
い、リークが始まる電位が不安定となる。故にある一定
以上の電圧が印加されたときにＯＮさせたい静電破壊保
護動作としては不都合が生じる。
高いサージ電圧が印加された場合、先ず抵抗ｒ１の発生
する電位差によりＰＮＰトランジスタＴｒ１がＯＮし、
そのコレクタ電流がＮＰＮトランジスタＴＲ２のベース
電流を供給するとともに微少抵抗ｒ２の発生する電位差
によりＮＰＮトランジスタＴＲ２がＯＮし、サイリスタ
素子ＳＣＲがターンオンしてＮ＋拡散領域３１から電極
を介してサージ電流を接地電位ＧＮＤに流すようになっ
ている。ターンオンする電位はＰ型の拡散領域２８とＰ
型の拡散領域３０との距離によって所望の値に設定でき
る。ターンオン電圧はアイランド２７と分離領域２６と
が形成するダイオードの逆方向耐圧（約１００Ｖ）より
小さくなければならず、約５０Ｖ程度に設定する。この
とき、Ｐ型拡散領域３０の細い線幅で延在する部分３０
ａ、即ち抵抗ｒ２によりＰ型拡散領域３のでにを固定し
ておかないと、単純にＰＮＰトランジスタＴＲ１のコレ
クタ電流でＮＰＮトランジスタＴＲ２がＯＮしてしま
い、リークが始まる電位が不安定となる。故にある一定
以上の電圧が印加されたときにＯＮさせたい静電破壊保
護動作としては不都合が生じる。
【００１７】他方のパッド３２ｂに接地電位ＧＮＤより
低いサージ電圧が印加された場合は、パッド３２ｂ近傍
またはその直下に独立アイランドで形成した保護ダイオ
ード６（図示せず）がＯＮして内部回路を保護する。こ
の動作は図６（Ａ）のものと同じである。他方のパッド
３２ｂに電源電位ＶＣＣより高いサージ電圧が印加され
た場合は、図３に示したように、他端のＰ型拡散領域２
８をアノード、アイランド２７をカソードとするＰＮダ
イオード３５がＯＮしてＰＮＰトランジスタＴＲ１にベ
ース電流を供給し、サイリスタ素子ＳＣＲをターンオン
させる。ターンオンした後はＰ型拡散領域２８の抵抗分
３６を介して電流を供給する。また、他方のパッド３２
ｂが隣の抵抗素子の一方のパッド３２ａに短絡されてい
る場合は、隣の抵抗素子にて上述した図２（Ｂ）の動作
による保護動作も並立する。
低いサージ電圧が印加された場合は、パッド３２ｂ近傍
またはその直下に独立アイランドで形成した保護ダイオ
ード６（図示せず）がＯＮして内部回路を保護する。こ
の動作は図６（Ａ）のものと同じである。他方のパッド
３２ｂに電源電位ＶＣＣより高いサージ電圧が印加され
た場合は、図３に示したように、他端のＰ型拡散領域２
８をアノード、アイランド２７をカソードとするＰＮダ
イオード３５がＯＮしてＰＮＰトランジスタＴＲ１にベ
ース電流を供給し、サイリスタ素子ＳＣＲをターンオン
させる。ターンオンした後はＰ型拡散領域２８の抵抗分
３６を介して電流を供給する。また、他方のパッド３２
ｂが隣の抵抗素子の一方のパッド３２ａに短絡されてい
る場合は、隣の抵抗素子にて上述した図２（Ｂ）の動作
による保護動作も並立する。
【００１８】図４に本発明の第２の実施の形態を示し
た。同じ箇所には同じ符号を付して説明を省略する。異
なるのは、ＰＮＰトランジスタＴＲ１のエミッタ・コレ
クタとなる部分にＰ型拡散領域２８、３０より拡散深さ
が深いＰ＋型領域３７を形成したことにある。Ｐ型拡散
領域２８は高精度の抵抗素子とするために比較的浅い拡
散領域とした方がよい。一方、サイリスタ素子ＳＣＲを
ターンオンしたときの電流容量を確保するためにはＰ型
拡散領域２８とＰ型拡散領域３０の対向面積は大きい方
がよい。また、Ｐ型拡散領域２８とＰ型拡散領域３０と
の間のＮ＋チャネルストッパ領域２９は、定常状態でＰ
ＮＰトランジスタＴＲ１がＯＮして漏れ電流が発生する
ことを防止する意味を併せ持っているが、これは同時に
ＰＮＰトランジスタＴＲ１の電流増幅率を低下させ、サ
イリスタ素子ＳＣＲのターンオン電流を抑制する方向に
働く事を意味する。
た。同じ箇所には同じ符号を付して説明を省略する。異
なるのは、ＰＮＰトランジスタＴＲ１のエミッタ・コレ
クタとなる部分にＰ型拡散領域２８、３０より拡散深さ
が深いＰ＋型領域３７を形成したことにある。Ｐ型拡散
領域２８は高精度の抵抗素子とするために比較的浅い拡
散領域とした方がよい。一方、サイリスタ素子ＳＣＲを
ターンオンしたときの電流容量を確保するためにはＰ型
拡散領域２８とＰ型拡散領域３０の対向面積は大きい方
がよい。また、Ｐ型拡散領域２８とＰ型拡散領域３０と
の間のＮ＋チャネルストッパ領域２９は、定常状態でＰ
ＮＰトランジスタＴＲ１がＯＮして漏れ電流が発生する
ことを防止する意味を併せ持っているが、これは同時に
ＰＮＰトランジスタＴＲ１の電流増幅率を低下させ、サ
イリスタ素子ＳＣＲのターンオン電流を抑制する方向に
働く事を意味する。
【００１９】そこで本実施の形態では、図示したように
Ｎ＋チャネルストッパ領域２９より深い（エミッタ拡散
より深い）Ｐ＋型拡散領域３５を電極とのコンタクト部
分に設ける、深さ方向に対向面積を増大させることによ
り、サイリスタ素子ＳＣＲの電流容量を確保している。
と同時に形成した部分は電極配線３３ａがコンタクトす
る部分であるので、深い拡散領域を配置したことにより
アルミ電極のアルミスパイクによる耐圧劣化を防止する
効果もある。
Ｎ＋チャネルストッパ領域２９より深い（エミッタ拡散
より深い）Ｐ＋型拡散領域３５を電極とのコンタクト部
分に設ける、深さ方向に対向面積を増大させることによ
り、サイリスタ素子ＳＣＲの電流容量を確保している。
と同時に形成した部分は電極配線３３ａがコンタクトす
る部分であるので、深い拡散領域を配置したことにより
アルミ電極のアルミスパイクによる耐圧劣化を防止する
効果もある。
【００２０】斯様に、本発明の構造では、抵抗素子２４
と同じアイランド２７内にサイリスタ素子ＳＣＲを形成
したので、抵抗素子２４の抵抗値の変動を防止すること
と静電破壊の保護とを両立させることができるものであ
る。しかも、静電破壊保護素子を同じアイランド２７に
形成したことから、個別のアイランドに形成したよりも
チップサイズを縮小できる。さらに、一方のパッド３２
ａ、他方のパッド３２ｂのどちらに印加された場合でも
１つのサイリスタ素子ＳＣＲで対応できるので、更なる
チップサイズ低減の効果がある。
と同じアイランド２７内にサイリスタ素子ＳＣＲを形成
したので、抵抗素子２４の抵抗値の変動を防止すること
と静電破壊の保護とを両立させることができるものであ
る。しかも、静電破壊保護素子を同じアイランド２７に
形成したことから、個別のアイランドに形成したよりも
チップサイズを縮小できる。さらに、一方のパッド３２
ａ、他方のパッド３２ｂのどちらに印加された場合でも
１つのサイリスタ素子ＳＣＲで対応できるので、更なる
チップサイズ低減の効果がある。
【００２１】
【発明の効果】以上に説明したとおり、本発明によれ
ば、抵抗素子２４の抵抗値の変動要因を増大させること
なく、静電破壊保護素子を組み込むことができる利点を
有する。しかも、静電破壊保護素子を抵抗素子２４と同
じアイランド内の形成できるので、チップサイズを縮小
できる利点を有する。
ば、抵抗素子２４の抵抗値の変動要因を増大させること
なく、静電破壊保護素子を組み込むことができる利点を
有する。しかも、静電破壊保護素子を抵抗素子２４と同
じアイランド内の形成できるので、チップサイズを縮小
できる利点を有する。
【００２２】更に、抵抗素子２４の両端がパッドに接続
される場合でも１ヶのサイリスタ素子ＳＣＲで対応でき
るので、更にチップサイズを縮小できる利点をも有す
る。
される場合でも１ヶのサイリスタ素子ＳＣＲで対応でき
るので、更にチップサイズを縮小できる利点をも有す
る。
【図１】本発明の半導体集積回路装置を説明するための
平面図である。
平面図である。
【図２】図１の（Ａ）要部拡大平面図、（Ｂ）断面図で
ある。
ある。
【図３】図１の要部拡大断面図である。
【図４】本発明の第２の実施の形態を説明するための断
面図である。
面図である。
【図５】従来例を説明するための回路図である。
【図６】従来例を説明するための断面図である。
Claims (5)
- 【請求項１】 一導電型の半導体基板の上に形成した逆
導電型のエピタキシャル層と、 前記エピタキシャル層を貫通して複数のアイランドを形
成する一導電型の分離領域と、 前記アイランドの表面に形成した一導電型の抵抗領域
と、 前記抵抗領域の少なくとも一端を外部接続端子に接続す
る手段と、 前記抵抗領域の周囲を囲む様に前記アイランドの表面に
形成した逆導電型のチャネルストッパ領域と、 前記抵抗領域の一端の電位を前記アイランドに印加する
手段と、 前記抵抗領域とは離間して前記アイランドの表面に形成
した一導電型の拡散領域と、 前記一導電型の拡散領域の表面に形成した逆導電型の拡
散領域と、 前記一導電型の拡散領域から延長されて前記分離領域に
重畳する、前記一導電型の延在部分と、を具備すること
を特徴とする半導体集積回路。 - 【請求項２】 前記抵抗領域の周囲を逆導電型のチャネ
ルストッパ領域が取り囲むことを特徴とする請求項１記
載の半導体集積回路。 - 【請求項３】 前記抵抗領域と前記チャネルストッパ領
域の間のアイランド上にフィールド電極を設け、該フィ
ールド電極に前記抵抗領域の高電位側の電位を印加した
ことを特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記抵抗領域を形成したアイランドを多
数本併設したことを特徴とする請求項１記載の半導体集
積回路。 - 【請求項５】 前記抵抗領域を形成したアイランドを半
導体チップの中心部に集中して配置したことを特徴とす
る請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35053296A JP3732908B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35053296A JP3732908B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189879A true JPH10189879A (ja) | 1998-07-21 |
| JP3732908B2 JP3732908B2 (ja) | 2006-01-11 |
Family
ID=18411140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35053296A Expired - Fee Related JP3732908B2 (ja) | 1996-12-27 | 1996-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3732908B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429505B1 (en) | 2000-08-08 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | SOI semiconductor controlled rectifier and diode for electrostatic discharge protection |
| US6611042B2 (en) | 2001-05-17 | 2003-08-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including resistors isolated and equdistant from diffusion regions |
| JP2005203658A (ja) * | 2004-01-19 | 2005-07-28 | Sanken Electric Co Ltd | 半導体装置 |
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
| JP2010021412A (ja) * | 2008-07-11 | 2010-01-28 | Oki Semiconductor Co Ltd | 半導体サイリスタ装置 |
| CN109768040A (zh) * | 2017-11-10 | 2019-05-17 | 三美电机株式会社 | 调节器用半导体集成电路 |
| JP2021018217A (ja) * | 2019-07-24 | 2021-02-15 | ローム株式会社 | 電圧監視回路 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123157A (en) * | 1979-03-16 | 1980-09-22 | Oki Electric Ind Co Ltd | High-stability ion-injected resistor |
| JPS5961169A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置 |
| JPS63141362A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置 |
| JPH036054A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体電圧検出回路 |
| JPH0662529A (ja) * | 1992-04-30 | 1994-03-04 | Sgs Thomson Microelectron Sa | 静電放電に対する集積回路の保護装置 |
| JPH07335832A (ja) * | 1994-06-13 | 1995-12-22 | Nissan Motor Co Ltd | 半導体保護装置 |
-
1996
- 1996-12-27 JP JP35053296A patent/JP3732908B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55123157A (en) * | 1979-03-16 | 1980-09-22 | Oki Electric Ind Co Ltd | High-stability ion-injected resistor |
| JPS5961169A (ja) * | 1982-09-30 | 1984-04-07 | Fujitsu Ltd | 半導体装置 |
| JPS63141362A (ja) * | 1986-12-03 | 1988-06-13 | Fujitsu Ltd | 半導体装置 |
| JPH036054A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | 半導体電圧検出回路 |
| JPH0662529A (ja) * | 1992-04-30 | 1994-03-04 | Sgs Thomson Microelectron Sa | 静電放電に対する集積回路の保護装置 |
| JPH07335832A (ja) * | 1994-06-13 | 1995-12-22 | Nissan Motor Co Ltd | 半導体保護装置 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6429505B1 (en) | 2000-08-08 | 2002-08-06 | Mitsubishi Denki Kabushiki Kaisha | SOI semiconductor controlled rectifier and diode for electrostatic discharge protection |
| US6611042B2 (en) | 2001-05-17 | 2003-08-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including resistors isolated and equdistant from diffusion regions |
| JP2005203658A (ja) * | 2004-01-19 | 2005-07-28 | Sanken Electric Co Ltd | 半導体装置 |
| JP4697384B2 (ja) * | 2004-01-19 | 2011-06-08 | サンケン電気株式会社 | 半導体装置 |
| JP2008205148A (ja) * | 2007-02-20 | 2008-09-04 | New Japan Radio Co Ltd | 縦型ｐｎｐバイポーラトランジスタ用静電破壊保護素子 |
| JP2010021412A (ja) * | 2008-07-11 | 2010-01-28 | Oki Semiconductor Co Ltd | 半導体サイリスタ装置 |
| CN109768040A (zh) * | 2017-11-10 | 2019-05-17 | 三美电机株式会社 | 调节器用半导体集成电路 |
| CN109768040B (zh) * | 2017-11-10 | 2024-03-12 | 三美电机株式会社 | 调节器用半导体集成电路 |
| JP2021018217A (ja) * | 2019-07-24 | 2021-02-15 | ローム株式会社 | 電圧監視回路 |
Also Published As
| Publication number | Publication date |
|---|---|
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