KR100272052B1 - 파워 트랜지스터 - Google Patents

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겐 우에우치
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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Abstract

플레이너형 트랜지스터는, 콜렉터층으로 되는 기판 표면상에, 베이스층을 선택확산하고, 또한 상기 베이스층상에 에미터층을 선택확산하여 형성된다. 또한, 상기 플레이너형 트랜지스터의 칩 표면의 콜렉터층에는 전류검출용 전극이 제공된다. 한편, 상기 기판의 이면에는 콜렉터전극이 형성된다. 상기 트랜지스터가 동작하여 콜렉터전류가 흐르면 상기 콜렉터전극과 전류검출용 전극간에는 기판의 저항에 의해 콜렉터전류에 따른 전압이 생성된다. 따라서, 상기 트랜지스터는, 콜렉터전류를 신속하고 정확히 검출하여 상기 전류검출용 전극으로 부터 전류검출 신호로서 제어용IC로 전할 수 있다. 이에 의해, 서지파괴를 확실히 방지함과 동시에, 트랜지스터칩의 사이즈를 축소할 수 있는 파워 트랜지스터를 제공할 수 있다.

Description

파워 트랜지스터
제1도는 본 발명의 제1 실시예에 관한 파워 트랜지스터의 구조를 보인 단면도이다.
제2도는 제1도에 보인 파워 트랜지스터의 등가회로도이다.
제3도는 상기 구조의 파워 트랜지스터를 사용하여 구성한 저손실 안정화전원을 보인 블럭도이다.
제4도는 상기 구조의 파워 트랜지스터의 1 변형예를 보인 것으로, 파워 트랜지스터의 구조를 보인 단면도이다.
제5도는 상기 파워 트랜지스터의 구조를 보인 평면도이다.
제6도는 본 발명의 다른 실시예를 보인 것으로, 접합온도 검출용 다이오드를 갖는 파워 트랜지스터의 구조를 보인 단면도이다.
제7도는 제6도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제8도는 제6도에 보인 구조의 파워 트랜지스터의 접합온도검출용 다이오드에, 1mA의 순방향전류를 흘린 경우의 접합온도에 의한 순방향전압의 변화를 보인 그래프이다.
제9도는 접합온도 검출용 다이오드를 별도의 부분에 형성한 실시예를 보인 단면도이다.
제10도는 제9도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제11도는 접합온도 검출용 다이오드를 다른 별도의 부분에 형성한 실시예를 보인 단면도이다.
제12도는 제11도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제13도는 제6도 또는 제9도 보인 파워 트랜지스터의 구조를 보인 평면도이다.
제14도는 제11도에 보인 파워 트랜지스터의 구조를 보인 평면도이다.
제15도는 본 발명의 또 다른 실시예에 관한 파워 트랜지스터의 구조를 보인 단면도이다.
제16도는 제15도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제17도는 제15도에 보인 구조의 파워 트랜지스터의 접합온도 검출용 저항을, 폭10㎛, 길이 400㎛로 한 경우의 접합온도에 의한 저항치의 변화를 보인 그래프이다.
제18도는 접합온도 검출용 저항을 다른 부분에 형성한 실시예를 보인 단면도이다.
제19도는 제18도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제20도는 접합온도 검출용 저항을 다른 부분에 형성한 실시예를 보인 단면도이다.
제21도는 제20도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제22도는 접합온도 검출용 저항을 다른 부분에 형성한 실시예에 있어서, 가장 큰 저항치로 되는 핀치저항 구조를 보인 단면도이다.
제23도는 제22도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제24도는 접합온도 검출용 저항을 다른 부분에 형성한 실시예에 있어서, 가장 저항치가 작은 고농도의 에미터 확산저장을 사용만 구조를 보인 단면도이다.
제25도는 제24도에 보인 구조의 파워 트랜지스터의 등가회로도이다.
제26도는 제15도에 보인 파워 트랜지스터의 구조를 보인 평면도이다.
제27도는 종래예를 보인 것으로, PNP 트랜지스터와 제어용 IC로 이루어지는 저손실 시리즈(series) 레귤레이터에 있어서, 파워 트랜지스터의 콜렉터에 과전류검출용 저항을 설치한 구성의 회로도이다.
제28도는 PNP 트랜지스터와 제어용 IC로 이루어지는 저손실 시리즈 레귤레이터에 있어서, 에미터 전극과 프레임단자를 접속하는 배선의 저항을 과전류검출용 저항으로 사용한 구성의 회로도이다.
제29도는 제어용 IC칩과 트랜지스터의 2칩 구성의 저손실 시리즈 레귤레이터의 평면도이다.
제30도는 제29도에 보인 저손실 시리즈 레귤레이터의 단면도이다.
[발명의 목적]
본 발명은 제어용 IC와 파워 트랜지스터의 2칩 구성의 시리즈 레귤레이터나 스위징 레귤레이터, 기타 서지가 발생하기 쉬운 전원회로등에 사용되는 경우에 바람직하고, 또한 특히 중(中)전류 및 대전류로 저손실의 파워 트랜지스터에 관한 것이다.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
종래의 파워 트랜지스터에서는, 전류집중에 의한 소자파괴의 방지와 전류용량의 증대를 위한 목적으로 예컨대 표면전극의 형상을 메쉬구조로 하거나, 또는 베이스 발라스터 저항 및 에미터 발라스터 저항 등을 설치한 구조로 하는 것이 행해지고있다.
그러나, 이와 같은 구조로 하여도, 정격 이상의 전류가 소자에 흐르는 경우에는 소자가 파괴되게 된다. 또한, 중전류나 대전류용의 트랜지스터에 대해서는 통상의 동작전류에 비해 순간적으로 수배 내지 수십배의 서지전류가 흐르도록 하는 상태로 사용되는 경우가 많다.
그런데, 레귤레이터용의 소자와 같이 제어용 IC를 내장한 것에 대해서는, 어떤 경우에 있어서도 소자가 파괴되지 않도록, 보호기능을 제공하는 것이 점차 보편화되고 있다. 이 경우, 소자가 파괴되기 전에, 과전류나 트랜지스터칩의 접합온도를 신속하고 또한 정확히 검출하여 제어용 IC에 피드백시킬 필요가 있다.
제27도 내지 제30도에, DNP 파워 트랜지스터(81)와 제어용 IC(82)로 이루어지는 저손실 시리즈(series) 레귤레이터의 구조를 나타냈다. 이 구조에 있어서, 제어용IC(82)는, 과전류나 과열이 검출된 경우, 파워 트랜지스터(81)의 베이스전류를 제한하여 파워 트랜지스터(81)의 서지파괴를 방지하고 있다.
제27도는 파워 트랜지스터(81)의 콜렉터(또는 에미터)에 과전류검출용 저항(84)을 설치하고, 이 저항(84)의 전압강하분을 제어용 IC(82)에 신호로서 입력하도록되어 있다(이를 종래기술 1이라 한다). 도면에서, 부호 83은 레귤레이터 소자이다.
또한, 제28도 및 29는 레귤레이터 소자(83)내에 트랜지스터칩(86)의 표면전극인 에미터전극(87)과 프레임단자(88)를 접속하는 배선(87)의 저항(85)을 과전류검출용 저항으로 사용하고, 상기 배선저항(85)의 전압강하분을 제어용 IC(82)에 신호로서 입력하도록 되어 있다(이를 종래기술 2라 한다).
파워 트랜지스터칩의 파괴에 대한 대책으로 다른 하나의 방법은, 트랜지스터칩의 접합온도의 상승을 신속히 검출하여 제어용 IC(82)에 의해 베이스전류를 제한하는 방법이 있다(이를 종래기술 3이라 한다).
그러나, 종래기술 1에 있어서, 과전류검출용 저항(83)은 파워 트랜지스터(81)에 흐르는 전류이상의 대전류를 견뎌야 하기 때문에 체적이 커지게 된다. 또한, 방열도 필요하기 때문에, 레귤레이터소자(83)와는 별도로 외부에 배치될 필요가 있다. 또한 저 포화전압의 PNP트랜지스터를 사용한 저손실 레귤레이터에 저항을 직렬로 접속하는 것은, 소자의 특징과는 반대의 구성으로 되어, 바람직하지 않은 문제가 있다.
또한, 종래기술 2도 다음과 같은 문제를 갖고 있다. 배선(89)이 통상적으로 알루미늄이나 금속선 등을 사용하고, 레귤레이터 소자(83)의 입출력간 전압차를 최소화하기 위해, 즉, 레귤레이터 소자(83)의 저항을 가능만한 적게하기 위해 큰 직경을 갖기 때문에, 검출되는 전압이 낮고, 예컨대 와이어의 길이, 와이어 본딩으로 인한 본딩부의 변형에 의해 저항치가 크게 변화된다. 또한, 능동영역에서 트랜지스터를 동작시키는 레귤레이터등의 경우, 콜렉터-에미터간 잔압으로 전류를 검출하는 것이 불가능해진다.
또한, 종래기술 3에 있어서는. 제29도 및 30에 보인 바와 같이, 트랜지스터칩(86)과 제어용 IC칩(82)의 2칩구성의 경우, 트랜지스터의 표면에서 발생한 열은 트랜지스터칩(86)의 실리콘기판(91) 납땜(92) 동(銅) 프레임(93), 절연접착제(94), 제어용 IC칩(82)으로 전해지나, 각각이 열저항을 갖고 있기 때문에 제어용 IC칩(82)에 전해질때 까지 시간이 걸리고 베이스전류를 제한하기 전에 트랜지스터칩(86)이 파괴되어버리는 문제가 있었다. 또한, 방열판이 부착되어 있기 때문에 트랜지스터칩(87)의 면적이 작게되고 트랜지스터칩(86)과 동프레임(93)간의 열저항이 큰 경우에는 조건이 더욱 악화된다.
[발명이 이루고자 하는 기술적 과제]
상기와 같은 문제점을 감안하여, 본 발명의 목적은, 전류의 접합온도를 신속하고 정확히 검출할 수 있고, 트랜지스터칩의 축소가 가능한 파워 트랜지스터를 제공하는 것이다.
본 발명의 파워 트랜지스터는, 상기 목적을 달성하기 위해, 콜렉터층으로 되는 기판; 선택확산에 의해 상기 기판상에 형성된 베이스층, 및 택확산에 의해 상기 베이스층에 형성된 에미터층을 갖는 트랜지스터칩을 포함하고, 상기 기판의 두께 방향으로 콜렉터전류가 흐르는 종명의 파워 트랜지스터로서, 상기 트랜지스터칩의 상기 베이스층 표면의 콜렉터층에 제공된 전류 검출용전극; 상기 트랜지스터칩의 상기 베이스층측과는 반대의 면에 제공된 전극; 및 상기 전류검출용 전극과 상기 전극의 전위차에 따라, 상기 콜렉터 전류를 검출하는 검출회로를 구비하는 것을 특징으로 하고 있다.
상기 구성에 의하면, 트랜지스터칩 표면의 콜렉터층에 전류검출용 전극을 제공함으로써, 전류검출용의 저항으로서, 기판의 저항을 사용할 수 있다. 상기 전류검출용 전극은 트랜지스터칩 표면에 제공되며, 트랜지스터칩 표면의 콜렉터층에 접속되어 있기 때문에, 에미터전극이나 베이스전극과 동일한 공정으로 제조할 수 있다. 따라서, 통상의 파워 트랜지스터의 형성과 동일한 프로세스로 제조가능하고, 또한 콜렉터전류를 신속하고 정확히 검출할 수 있는 파워 트랜지스터를 실현할 수 있다. 또한, 기판의 저항은 콜렉터전류가 기판을 통과하는 파워 트랜지스터에 대한 필수적인 구성요소이기 때문에 파워 트랜지스터 전체의 저항치를 콜렉터전류를 검출하지 않는 경우와 동일하게 유지할 수 있다. 또한, 과전류검출용의 저항을 외부에 배치할 필요가 없기 때문에, 파워 트랜지스터를 사용한 회로 전체의 소형화 및 간략화를 꾀할 수 있다.
또한 상기 구성의 파워 트랜지스터를 사용하면, 신속하고 정확히 콜렉터전류를 검출할 수 있기 때문에, 파워 트랜지스터에 과전류가 흐르는 시점으로 부터 파워트랜지스터의 제어회로가 파워 트랜지스터를 제어할때 까지의 기간을 단축할 수 있다. 이에 의해, 파워 트랜지스터의 서지파괴를 확실히 방지할 수 있다. 따라서 파워 트랜지스터의 서지 내량(耐量)을 통상 사용상태에 있어서의 내량과 같은 정도로 설정할 수 있다. 그 결과, 종래의 파워 트랜지스터에 비해 파워 트랜지스터의 칩사이즈를 대폭 축소할 수 있다.
또한, 상기 파워 트랜지스터가 필드 플레이트 효과에 의해 내압을 향상시키기위한 필드 플레이트용 전극을 구비하고 있는 경우, 상기 전류검출용 전극은 필드 플레이트용 전극의 일부로서 형성되는 것이 좋다. 이에 의해 새로운 전류검출용 전극을 형성할 필요가 없게 되어 파워 트랜지스터의 구성을 더욱 간략화할 수 있다.
한편, 본 발명의 바람직한 실시형태에 관한 파워 트랜지스터는, 상기 목적을 달성하기위해 콜렉터층으로 되는 기판; 선택확산에 의해 상기 기판상에 형성된 베이스층; 선택확산에 의해 상기 베이스층에 형성된 에미터층을 갖는 트랜지스터칩; 상기 트랜지스터칩의 상기 베이스층측 표면의 상기 콜렉터층에 형성되고, 온도를 검출할 때, 주로 상기 트랜지스터칩의 상기 베이스측 표면과 평행한 방향으로 전류가 흐르는 검출부; 상기 트랜지스터칩의 상기 베이스층측에 제공되고, 상기 검출부에 전기적으로 접속된 제1 전극; 상기 트랜지스터칩의 상기 베이스층측에 제공되고, 상기 검출부에 전기적으로 접속된 제2 전극; 및 상기 트랜지스터칩의 상기 베이스층측과 반대측의 표면에 제공된 콜렉터전극을 포함하는 것을 특징으로 하고 있다. 상기 검출부는, 예컨대, 확산에 의해 형성된 작은 면적의 다이오드나 저항에 의해 실현할 수 있다. 이 경우, 파워 트랜지스터의 접합온도는 온도에 따라 변화하는 다이오드의 순방향전압, 또는 저항의 저항치를 측정함으로써 검출할 수 있다.
상기 구성에서는, 검출부, 제1 및 제2 전극이 트랜지스터칩에 제공되어 있기 때문에, 검출부는 파워 트랜지스터의 접합온도와 동일한 온도로 된다. 따라서, 종래에는 검지가 곤란했던 파워 트랜지스터의 급격한 발열을 신속하고 정확히 검지할 수 있다. 또한, 파워 트랜지스터가 발열하면서부터, 파워 트랜지스터의 제어회로가 파워 트랜지스터를 제어할때 까지의 기간을 단축할 수 있기 때문에 파워 트랜지스터의 서지파괴를 확실히 방지할 수 있다. 따라서, 파워 트랜지스터의 서지 내량을 통상 사용상태에 있어서의 서지내량과 같은 정도로 설정할 수 있다. 그 결과, 종래에 비해 파워 트랜지스터의 칩사이즈를 대폭 축소할 수 있다.
또한 검출부 및 양 전극은 베이스확산층이나 에미터확산층, 또는 베이스전극이나 에미터전극 등, 파워 트랜지스터에 필수적인 구성요소와 동일한 공정으로 제조할 수 있다. 따라서, 검출부를 갖지 않는 파워 트랜지스터와 동일한 프로세스로 온도검출이 가능한 파워 트랜지스터를 제조할 수 있다.
또한, 상기 제1 및 제2 전극이 트랜지스터칩의 표면에 형성되어 있기 때문에, 온도를 검출하기 위해 양 전극간을 흐르는 전류는 주로 트랜지스터칩 표면을 따라 흐른다. 따라서, 온도검출용 전류가 트랜지스터 기판을 흐르는 경우에 비해, 검출부와 각 전극간 사이의 저항치를 낮게 유지할 수 있어, 상기 전류에 의한 손실을 억제할 수 있다 또한, 기판의 저항치의 변동이나 온도특성의 영향을 받지 않기 때문에, 검출 정확도를 향상시킬수 있다.
그런데, 상기 검출부는 보다 바람직하기로는, 트랜지스터칩의 중앙부에 배치되는 편이 바람직하다. 파워 트랜지스터에 있어서는, 트랜지스터칩의 중앙부에 전류가 집중하고, 또한 중앙부가 가장 발열하기 쉽다. 따라서, 중앙부에 검출부를 설치함으로써, 파워 트랜지스터의 과열을 신속하고 정확히 검출할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[제1 실시예]
본 발명의 제1 실시예에 대해 제1도 내지 5에 기초하여 설명하면 다음과 같다.
즉, 본 실시예에 관한 파워 트랜지스터는, 특히 중전류 및 대전류로 저손실의 파워 트랜지스터로서, 예컨대, 시리즈 레귤레이터나 스위칭 레귤레이터 등, 서지의 발생이 쉬운 전원회로 등에 특히 적합하게 사용된다. 제3도에 보인 바와 같이, 전원(31)과 부하(32)간에 제공된 레귤레이터 소자(33)는 IN단자와 OUT단자간을 흐르는 전류량을 제어하기 위해 파워 트랜지스터 T가 설치된 트랜지스터칩(41)과, 상기 파워트랜지스터 T의 베이스 전류를 제어하는 제어용 IC(Integrated Circuit)(42)를 구비한다. 상기 트랜지스터칩(41)에는, 파워 트랜지스터 T의 콜렉터 전류에 따른 신호를 전류검출신호로서 취출하기 위한 전극이 제공되고 제어용 IC(42)는 전류검출신호가 과전류를 나타내는 경우, 파워 트랜지스터 T의 베이스 전류를 제어한다. 이에 의해, 파워 트랜지스터 T의 서지 파괴를 확실히 방지할 수 있다.
상기 트랜지스터칩(41) 및 제어용 IC(42)는, 예컨대 동프레임 등의 위에 동일한 패키지로 밀봉되며, 트랜지스터칩(41)의 전극과 제어용 IC(42)의 전극간은 예컨대 와이어 본딩 등에 의해 접속된다.
본 실시예에 관한 파워 트랜지스터는 예컨대, 플레이너형 트랜지스터로서, 제1도의 단면도로 보인 바와 같이, 콜렉터층으로 되는 실리콘기판(1) 및 에피택셜 실리콘층(2)상에 베이스층으로 되는 베이스확산층(3)이 선택적으로 확산형성되어 있다. 또한, 상기 베이스확산층(3)상에, 에미터층으로 되는 에미터확산층(3)이 선택적으로 확산형성되어 있다. 상기 에피택셜 실리콘층(2)의 두께는, 에미터-콜렉터간의 포화전압을 낮게하기 위해, 예컨대 1㎛이하로 극히 얇게 설정되어 있다. 또한, 실리콘기판(1)의 두께는 예컨대 400㎛정도로 비교적 두껌게 설정되어 있다.
또한, 에피택셜 실리콘층(2) 측의 트랜지스더칩 표면에는 예컨대 산화막 등에 의해 절연막(5)이 형성되어 있다. 상기 절연막(5)은, 베이스확산층(3)에 대응하는 개소가 제거되어 있고, 그 제거부분에는 베이스전극(7)이 형성된다. 마찬가지로, 절연막(5)의 에미터확산층(5)에 대응하는 부분도 제거되어 있으며, 그 제거부분에 에미터전극(7)이 형성되어 있다. 한편, 실리콘기판(7)측의 트랜지스터칩 표면에는, 콜렉터전극(8)이 형성된다. 이에 의해, 버티컬(종방향)의 단체(單體) 트랜지스터가 형성된다. 또한, 이하에서는, 설명의 편의상 트랜지스터칩의 표면중, 에피택셜 실리콘층(2)측을 표면, 실리콘기판(1)측을 이면으로 칭한다.
또한, 본 실시예에서는 베이스확산층(3)을 형성할때, 베이스왁산층(3)을 일부작게 형성하여 트랜지스터칩 표면의 베이스확산이 행해지지 않은 부분을 일부 크게 형성하고 있다. 상기 절연층(5)의 상기 부분에 대응하는 개소는 제거되어 그 제거부분에 실리콘기판(1)의 저항에 의한 전압강하를 전류검출신호로서 취출하기 위한 전류검출용 전극(9)이 형성되어 있다. 상기 전류검출용 전극(7)의 트랜지스터칩 표면측의 단면은 예컨대, 1변이 100㎛(즉, 100㎛ x 100㎛)의 방형보다 큰 사이즈로, 와이어 본딩이 가능한 사이즈로 형성되어 있다.
상기 전류검출용 전극(9)은 파워 트랜지스터부와 동시에 형성된다. 구체적으로 설명하면, 전류검출용 전극(9)을 형성할때의 절연막(5)의 제거는, 베이스확산층(3) 및 에미터확산층(4)에 대응하는 부분의 절연막(5)의 제거와 동시에 행해지고, 전류검출용 전극(9)의 형성은 베이스전극(6) 및 에미터전극(7)의 형성과 동시에 행해진다.
따라서, 상기 구조의 파워 트랜지스터는, 통상의 플레이너형 트랜지스터와 동일한 공정으로 형성할 수 있다. 또한, 플레이너형 트랜지스터의 제조 공정은, 종래공지의 기술이기 때문에, 본 명세서에서는 파워 트랜지스터의 제조공정에 대한 상세한 설명은 생략한다.
제1도에 보인 파워 트랜지스터는 제2도에 보인 등가회로로 실현된다. 구체적으로 설명하면, 상기 파워 트랜지스터는, 버티컬(vertical) 트랜지스터이기 때문에, 이상적인 파워 트랜지스터 T의 를렉터가 기준저항(1a)을 통해 콜렉터전극(8)에 접속되어 있다 또한, 파워 트랜지스터 T의 콜렉터와 기준저항(1a)의 접속점은 전류검출용전극(9)에 접속되어 있다. 상기 기준저항(1a)은, 주로 실리콘기판(1)의 저항이며, 제1도에서는 점선으로 표시되어 있다.
상기 구성의 파워 트랜지스터에 있어서, 콜렉터전류가 흐르고 있는 경우, 콜렉터전극(8)과 전류검출용 전극(9)간에는 실리콘기판(7)의 저항치 X 콜렉터전류의 전압이 발생한다. 따라서, 양 전극(8,9)간의 전압에 따라, 파워 트랜지스터의 콜렉터전류를 검출할 수 있다.
예컨대, 제1도에 보인 구조의 파워 트랜지스터에 있어서, 트랜지스터칩의 사이즈가 1mm각(종 1mm, 횡 1mm), 실리콘기판(1)의 비저항이 0.01Ω·cm, 실리콘기판(1)의 두께가 400㎛인 경우, 기준저항(1a)의 저항치가 40m인으로 된다. 따라서, 1 A의 콜렉터전류로 40mV의 전압이 이면의 콜렉터전극(8)과 전류검출용 전극(9)간에 출력된다.
여기에서, 비교를 위해, 본 실시예에 관한 파워 트랜지스터와는 별도의 장소에, 전류검출용의 전극을 설치한 구성에 대해 간단히 설명한다. 이 비교예에 관한 파워 트랜지스터에 있어서는 에미터확산층에 직접 접속되는 에미터 전류검출용 전극이 설치되어 있고, 또한, 에미터전극과 에미터확산층간에 저항막이 형성되어 있다. 상기 구성에서는, 저항막을 통해 에미터전류가 흐르기 때문에, 저항막의 양단 전압, 즉 에미터전극과 에미터 전류검출용 전극간의 전압을 측정함으로써, 에미터 전류를 검출할 수 있다.
그러나 상기 구성에서는, 파워 트랜지스터의 제조공정이 복잡해지는 문제가 있다. 구체적으로 설명하면, 저항막을 형성하는 공정과, 이 저항막상에 에미터전극을 형성하는 공정이 추가로 필요하게 된다. 또한, 에미터에 직렬로 저항이 추가되기때문에, 파워 트랜지스터의 손실이 증가하는 문제도 아울러 발생한다.
이에 대해, 본 실시예에 관한 파워 트랜지스터에서는, 콜렉터층으로 되는 에피택셜 실리콘층(2)에 전류검출용 전극(9)를 설치함으로써, 실리콘기판(1)의 저항(기준저항 1a)을 전류검출용의 저항으로 사용하고 있다. 상기 기준저항(1a)은 트랜지스터칩의 이면에 콜렉터전극이 형성되어 있는 버티컬 트랜지스터인 것이 구조상 불가결의 요소이다. 따라서, 과전류를 검출하기 위한 저항으로 기준저항(1a)을 사용하여도 파워 트랜지스터의 저항은 증가하지 않는다. 또한, 전류검출용 전극(9)은 베이스전극(6) 및 에미터전극(7)과 동일한 공정으로 형성되기 때문에, 새로운 공정을 필요로하지 않고 파워 트랜지스터를 제조할 수 있다.
또한, 플레이너 구조의 래터럴(횡방향) 트랜지스터의 경우는, 에미터층 및 베이스층을 협지하도록 콜렉터층의 콜렉터부를 배치함과 동시에, 콜렉터부의 일방에 접속된 전류인출용의 제1 콜렉터전극과, 타방에 접속된 전류검출용의 제2 콜렉터전극을 설치함으로써, 콜렉터전류를 검출할 수 있다. 그러나 상기 구성에서는, 콜렉터전류를 검출하기 위한 검출저항으로서, 에피택셜층에 형성된 B/L 매립층의 저항이 주로 사용된다. 따라서, 상기 구성을 버티컬(종방향) 트랜지스터에 적용하는 것이 불가능하다.
여기에서 본 실시예에 관한 파워 트랜지스터의 1 변형예로, 채널스토퍼를 갖는 파워 트랜지스터에 적용한 경우에 대해 설명한다. 제1도에 보인 구성과 동일한 기능을 갖는 부재에는 동일한 도면부호를 부기하고 설명을 생략한다.
즉, 제4도에 보인 바와 같이, 트랜지스터칩 표면의 에피택셜 실리콘층(2)에 있어서, 베이스확산층(3)과 트랜지스터칩의 단부간의 부분에는, 공핍층의 성장을 멈추게 하여 안정한 내압을 얻기위해, 선택확산에 의해 에미터확산층(4)과 동일한 도전형의 채널스토퍼(21)가 형성된다. 예컨대, 본 실시형태에서는, 50V 내압의 경우, 채널스토퍼(21)와 베이스확산층(3)의 거리는, 약 60㎛로 설정되어 있다. 또한, 예컨대, 채널스토퍼(21)위에도 절연층(5)을 형성한 후에, 채널스토퍼(21)에 대응하는 부분을 제거하거나, 에피택셜 실리콘층(2)상에 절연층(5)을 형성할때 미리 채널스토퍼(21)에 대응하는 부분이외에 절연층(5)을 형성하여, 채널스토퍼(21)를 노출시킨다. 또한, 노출된 채널스토퍼(21)위에는 베이스전극(6) 및 에미터전극(7)과 동일한 공정으로 필드플레이트용 전극(22)을 형성한다. 이 필드플레이트용 전극(22)은 채널스토퍼(21)의 노출부와 직접 접촉된다. 또한, 필드플레이트용 전극(22)은 절연층(5)의 단부를 덮고, 절연층(5)상의 베이스확산층(3) 방향으로 연장되어 있다.
상기 구성에 있어서, 콜렉터 접합에 역전압이 인가되면, 콜렉터층으로 되는 에피택셜 실리콘층(2)에 있어서, 베이스확산층(3)의 주변으로 부터 트랜지스터칩의 단부를 향해 공핍층이 성장된다. 공핍층이 채널스토퍼(21)에 도달하면, 상기 역전압이 더욱 증가함에 따라 채널스토퍼(21)로 부터 공핍층이 성장되기 시작한다. 그 결과, 베이스확산층(3)으로 부터의 공핍층의 성장이 멈추고, 파워 트랜지스터의 내압을 하이 레벨로 안정하게 유지할 수 있게 된다.
또한, 절연층(5)의 단부는, 필드플레이트용 전극(22)에 의해 커버되어 있기때문에, 필드플레이트 효과에 의해, 베이스확산층(3)으로 부터 성장되는 공핍층이 절연층(5)과 접하는 부분에서 공핍층의 폭을 넓게 할 수 있다.
상기 실리콘기판(1) 및 에피택셜 실리콘층(2)을 포함하는 트랜지스터칩은 예컨대, 제5도의 평면도로 보인 바와 같이, 방형상으로 형성되어 있고, 필드플레이트용 전극(22)은 상기 트랜지스터칩의 주연부에 제공되어 있다. 상세히 설명하면, 트랜지스터칩의 각 변에서, 필드플레이트용 전극(22)은 거의 일정한 폭의 벨트 형상이며, 베이스확산층(3)과의 거리는 거의 일정하게 유지되어 있다.
또한, 본 실시예에 관한 필드플레이트용 전극(22)은, 전류검출용 전극의 기능을 갖기 때문에, 일부가 넓게 형성되어 있다. 구제적으로 설명하면 필드플레이트용 전극(22)은 상기 트랜지스터칩 각(角)부의 적어도 하나에 있어서, 베이스확산층(3)방향으로 연장되도록 각 변부의 폭보다 넓게 형성되어 있다. 이하에서는, 필드플레이트용 전극(22)중, 폭이 넓게 형성된 부분을 전류검출용 전극(9a)으로 언급한다. 이전류검출용 전극(9a)의 폭은 와이어 본드가 가능하도록 약 100㎛이상으로 설정되어있다.
한편, 전류검출용 전극(9a) 근방의 베이스확산층(3)은 필드부가 나머지 부분의 필드부보다 넓어지도록, 나머지 부분보다도 내측에 형성되어 있다. 구체적으로 설명하면, 가령, 도면에서, 1점쇄선으로 보인 바와 같이, 전류검출용 전극(9a)의 돌출분과 같은 분 만큼, 전류검출용 전극(9a)에 대향하는 부분의 베이스확산층(3)을 내측에 형성한 경우, 필드플레이트용 전극(22)과 베이스확산층(3)간의 필드부는, 전류검출용 전극(9a) 근방의 부분과 나머지부분에서 거의 동일한 넓이로 된다. 이 경우, 전류검출용 전극(9a) 근방의 부분에서는 너마지 부분에 비해 전계가 집중하기 쉬운 코너 부분의 수가 증가하기 때문에, 파워 트랜지스터의 내압이 저하하게 된다. 이에 대해, 본 실시 예에서는, 도면에서 실선으로 보인 바와 같이 전류검출용 전극(9a)에 대향하는 부분의 베이스확산층(3)은 전류검출용 전극(9a)의 돌출분보다 크게 내측으로 파여 지도록 형성되어 있다. 예컨대, 전류검출용 전극(9a)의 한 변을 100㎛, 그외의 부분에 있어서의 필드플레이트용 전극(22)의 폭을 50㎛로 하면, 전류검출용전극(9a)은 50㎛ 돌출한다. 이 경우 전류검출용 전극(9a) 근방의 베이스확산층(3)은, 50㎛이상 내측으로 파여지도록 형성된다. 따라서, 전류검출용 전극(9a) 근방의 필드부분은 나머지 부분의 필드부보다 넓어진다. 그 결과, 전류검용 전극(9a)의 형성에 의해, 전계가 집중하기 쉬운 코너부활이 증가함에도 불구하고 파워 트랜지스터의 내압저하를 억제할 수 있다.
상기 구성에서는, 필드플레이트용 전극(22)의 형상의 일부를 변경하여, 전류검출용 전극(9a)을 형성하고 있다. 따라서, 새로운 전극을 증가함이 없이 전류검출용 전극(9a)을 형성할 수 있다. 그 결과, 제1도의 구성보다 용이하게 동일한 결과를 얻을수 있다.
[제2 실시예]
상기 제1 실시예에서는 파워 트랜지스터의 서지파괴를 확실히 방지하기 위해 파워 트랜지스터가 형성되는 트랜지스터칩에, 콜렉터전류 검출용의 전극을 설치한 구성에 대해 설명했다. 이에 대해, 본 실시예에서는 파워 트랜지스터가 형성되는 트랜지스터칩에, 온도 검출용의 전극을 설치함으로써, 서지파괴를 확실히 방지할 수 있는 구성에 대해 설명한다. 이 경우, 제3도에 보인 레귤레이터 소자(33)에 있어서, 제어용 IC(42)는, 트랜지스터칩(41)의 전극으로 부터 취출된 온도검출신호에 기초하여 파워 트랜지스터 T의 베이스전류를 제한한다. 이에 따라, 파워 트랜지스터 T의 서지파괴를 확실히 방지할 수 있다.
제6도에 보인 바와 같이, 상기 파워 트랜지스터는 제1도에 보인 파워 트랜지스터와 같이, 통상의 플레이너형 트랜지스터로서, 콜렉터층으로 되는 실리콘기판(1) 및 에피택셜 실리콘층(2)상에, 베이스층이 선택적으로 확산형성되고, 이 베이스층(3)상에, 에미터층(4)이 선택적으로 형성된다. 이에 따라, 트랜지스터칩 표면에 형성된 절연막(5)의 필요 개소를 제거하여 그 제거 부분에 베이스전극(7)과 에미터전극(7)이 형성된다.
또한, 본 실시예에 관한 파워 트랜지스터에서는 트랜지스터칩 표면의 베이스확산이 행해지지 않은 에피택셜 실리콘층(2)상에 캐소드확산층(N확산층)(K)와 애노드확산층(P+확산층)(A)를 형성하여, 트랜지스터의 접합온도를 검출하기 위한 접합온도 검출용 다이오드(10a)가 형성된다. 또한, 상기 접합온도검출용 다이오드(10a)에 대응하는 트랜지스터칩 표면의 절연막을 제거하고, 그 제거 부분에 접합온도검출용 다이오드(10a)로 부터의 신호를 취출하기 위한 전극(12)이 형성된다.
또한, 접합온도검출용 다이오드(10a)의 애노드확산층(A)이나 캐소드확산층(K)는 파워 트랜지스터부의 형성(즉, 베이스확산층(3) 및 에미터확산층(4)의 형성)과 동시에 형성한다. 또한, 절연막(5)의 제거나 전극(12)에 대해서도, 파워 트랜지스터부의 형성(즉, 베이스확산층(3) 및 에미터확산층(4)에 대응하는 부분의 절연막의 제거나 베이스전극(7) 및 에미터전극(7)의 형성)과 동시에 형성한다.
상기 구성의 파워 트랜지스터의 등가회로는, 제7도에 보인 바와 같이, 이상적인 파워 트랜지스터 T와, 이 파워 트랜지스터 T와는 독립되어 설치된 접합온도검출용 다이오드(10a)를 포함한다. 단, 접합온도검출용 다이오드(10a)는, 파워 트랜지스터와 동일 칩내에 형성되어 있기 때문에, 제7도에 점선으로 표시한 바와 같이, 접합온도 검출용 다이오드(10a)의 캐소드확산층(K)은, 등가적으로 파워 트랜지스터 T의 콜렉터와 다이오드를 통해 접속되게 된다.
제8도는 제6도에 보인 구조의 파워 트랜지스터의 집합온도검출용 다이오드(10a)에, 1mA의 순방향전류를 물린 경우의 접합온도에 의한 순방향전압의 변화를 보인 그래프이다. 접합온도가 25℃로 부터 125℃까지 사응하면, 순방향전압은 25℃ 낮아진다.
접합온도검출용 다이오드(10a)에는, 제3도에 보인 제어용 IC(42)로 부터, 전극(12)을 통해 소정의 순방향 전류가 공급되어 있다. 여기에서, 접합온도검출용 다이오드(10a)는, 단체 트랜지스터인 파워 트랜지스터와 동일 칩상에 형성되어 있기 때문에 파워 트랜지스터에 흐르는 전류에 의해 파워 트랜지스터가 발열하면, 접합온도검출용 다이오드(10a)의 온도는 파워 트랜지스터의 발열과 동시에 상승한다. 따라서, 온도검출 신호로 되는 전극(12,12)간의 전압 V는 제8도에 보인 바와 같이, 파워 트랜지스터의 접합온도에 비례하여 감소한다. 상기 제어용 IC(42)는, 상기 전압 V가 파워 트랜지스터의 과열을 나타내는 경우, 예컨대 파워 트랜지스터에 인가되는 베이스전류를 제한하거나 하여 파워 트랜지스터의 발열을 억제한다. 이에 따라, 제어용IC(42)는, 파워 트랜지스터를 과열로 부터 보호할 수 있다.
상술한 바와 같이, 접합온도검출용 다이오드(10a)는 파워 트랜지스터와 동일칩에 형성되기 때문에, 양자간의 열저항이 거의 없고, 파워 트랜지스터의 발열과 동시에 온도가 상승한다. 따라서, 파워 트랜지스터의 접합온도를 신속하고 정확히 검출할 수 있다. 또한 접찹온도검출충 다이오드(10a)는, 베이스확산층(3)이나 에미터확산층(4)와 같이 에피택셜 실리콘층(2)의 소정의 부분으로의 확산에 의해 형성될 수 있기 때문에, 접합온도검출용 다이오드(10a)를 생성차기 위한 공정을 별도로 제공할 필요가 없다. 그 결과, 제조공정을 증가시키지 않고 온도검출용 전극을 구비한 파워트랜지스터를 제공할 수 있다.
여기에서, 제어용 IC의 회로구성 등에 의해, 제6도에 보인 접합온도검출용 다이오드(10a)와는 별도의 부분에, 접합온도검출용 다이오드를 형성하는 것이 바람직한 경우가 있다. 이하에서는 이들 변형예에 대해 설명한다.
즉, 제9도에 보인 파워 트랜지스터에서는, 베이스확산층(3)의 장소에 캐소드영역(N확산층)을 형성하고 있다. 이 구성에서는, 에피택셜 실리콘층(2)이 애노드영역으로 작용하고, 접합온도검출용 다이오드(l0b)를 구성한다. 또한, 애노드영역에 접속된 전극(12)과 콜렉터전극(8)이 공용되어 있다. 따라서, 제10도에 보인 등가회로에서는, 접합온도검출용 다이오드(l0b)가 등가적인 파워 트랜지스터 T의 콜렉터에 접속된다. 제10도로 부터 알수 있는 바와 같이, 본 변형예에 관한 파워 트랜지스터는, 다른 위치에 등가적으로 배치된 다이오드가 제공되어 있다. 또한, 전극에 대해서도 트랜지스터의 콜렉터전극과 공통으로 하는 것이 가능하다. 따라서, 칩면적의 축소와 아울러, 프레임과 접속되는 와이어의 수를 감소시킬수 있다.
또한, 다른 변형예로서, 제11도에 보인 파워 트랜지스터에서는 베이스확산층(3)에 애노드영역(A)을 형성함으로써, 접합온도검출용 다이오드(lOc)를 형성하고 있다. 이 접합온도검출용 다이오드(10c)에서는, 캐소드영역(K)과 베이스확산층(3)을 공용하며, 캐소드영역(K)에 접속되는 전극(12)과, 베이스전극(6)이 공용되어 있다. 따라서 제12도에 보인 등가회로에 있어서, 접합온도검출용 다이오드(l0c)가 등가적인 파워 트랜지스터 T의 베이스에 접속된다. 제12도로 부터 알수 있는 바와 같이, 본 변형예에 관한 파워 트랜지스터는 제6도에 보인 변형예에 비해 다이오드가 상이한 위치에 등가적으로 배치된다. 또한, 전극에 대해서도 트랜지스터의 베이스전극과 공통으로 할 수 있다. 그 결과, 집면적의 축소와 아울러, 프레임과 접속되는 와이어의 수를 감소시킬수 있다.
여기에서, 비교를 위해, 본 실시예에 관한 파워 트랜지스터와는 별도의 장소에, 전류검출용 전극을 설치한 구성에 대해 간단히 설명한다. 이 비교예에 관한 파워트랜지스터에서는, 트랜지스터부의 상방에 절연막을 통해 폴리실리콘막이 형성되고, 이 폴리실리콘막상에 다이오드가 형성된다. 그러나, 이 구성에서는, 다이오드의 P형 영역 및 N형 영역을 형성하기 위해, 이온주입 공정과 열처리공정의 쌍방이, 파워 트랜지스터를 형성하기 위한 공정과 별도로 필요하여 파워 트랜지스터의 제조공정이 복잡해진다.
이에 대해, 본 실시예에 관한 파워 트랜지스터에서는, 접합온도검출용 다이오드(10a∼l0c)를 구성하는 캐소드영역(K)과 애노드영역(A)이 파워 트랜지스터의 에피택셜 실리콘층(2)에 선택확산에 의해 형성된다. 그 결과, 파워 트랜지스터의 베이스확산층(3) 및 에미터확산충(4)을 형성하는 공정과 동일한 공정으로 상기 각 영역 K,A를 형성할 수 있다. 그 결과, 제조공정이 복잡하지 않고, 접합온도를 검출할 수 있는 파워 트랜지스터를 제조할 수 있다.
또한, 제9도에 보인 파워 트랜지스터에서는, 전극(12)과 전극(8)이 공용으로되어 있고, 접합온도검출용 다이오드(l0b)로 공급되는 전류는 실리콘기판(1)을 통해 흐른다. 그 결과, 실리콘기판(1)의 저항에 기인하는 손실이 발생하고, 파워 트랜지스터의 발열량을 증가시킨다. 또한, 실리콘기판(1)의 저항치가 변동함과 아울러, 이저항치는 온도에 의해서도 변화한다. 따라서, 트랜지스터칩 표면의 전극(12)과, 이면의 콜렉터전극(8)간의 전압은 실리콘기판(1)의 저항치의 변동이나 온도특성의 영향을 받아, 접합온도검출의 정확도가 저하할 염려가 있다.
이에 대해, 제6도 및 11에 보인 파워 트랜지스터에서는, 접합온도검출용 다이오드(10a)(10c)에 흐르는 전류는, 실리콘기판(1)을 경유하지 않고, 주로 트랜지스터칩 표면과 평행한 방향으로 흐른다. 그 결과, 제9도에 보인 파워 트랜지스터에 비해, 손실 및 발열량을 억제할 수 있다. 또한, 전극(12)간에 발생되는 전압은 실리콘기판(7)의 저항치의 변동이나 온도특성의 영향을 받지 않는다. 이에 따라, 접합온도의 검출 정확도를 더욱 향상시킬수 있다.
또한, 제6도에 보인 바와 같이, 파워 트랜지스터의 전극(6, 8 등)과는 별도로 전극(12)을 설치한 경우, 양 전극(12,12)간에 발생하는 전압은, 파워 트랜지스터의 전극을 전극(12)으로서 사용하는 경우에 비해, 파워 트랜지스터의 기생효과의 영향을 잘 받지 않는다. 따라서, 제3도에 보인 제어용 IC(42)는, 트랜지스터에 인가되는 높은 전압이나 대전류에 기인하는 영향(예컨대, 노이즈 등)을 잘 받지 않고, 또한 접합온도의 검출 정확도를 향상시킬수 있다.
그런데, 상기 각 접합온도검출용 다이오드(10a∼10c)는, 파워 트랜지스터와 동일만 칩상에 배치되어 있으면, 동일 칩상에 배치되어 있지 않은 경우에 비해 파워 트랜지스터의 접합온도를 신속하고 정확히 검출할 수 있기 때문에, 예컨대 트랜지스터칩의 단부에 형성하여도 소정의 효과를 얻을수 있다.
그러나, 파워 트랜지스터의 접합온도를 보다 신속하고 정확히 검출하기 위해서는, 상기 각 접합온도검출용 다이오드(10a∼l0c)는, 다음과 같이 배치되는 것이 좋다. 즉, 파워 트랜지스터에 있어서는, 트랜지스터칩의 중앙부에 전류가 집중하고, 또한 중앙부가 가장 발열하기 쉽다. 따라서, 상기 각 접합온도검출용 다이오드(10a)(10b, l0c)를 트랜지스터칩의 중앙부에 배치하는 것이 좋다.
예컨대, 제6도 및 제9도에 보인 파워 트랜지스터의 경우, 제13도에 보인 바와 같이, 트랜지스터칩 표면의 중앙부에, 접합온도검출용 다이오드(10a)(l0b)의 캐소드영역(K)을 형성한다. 또한, 베이스확산층(3)은, 캐소드영역(K)을 둘러싸는 상태로 그안에 빈 공간을 갖도록 형성한다. 또한, 캐소드영역(K)과 베이스확산층(3)은 동일한 공정으로 형성된다. 또한, 제6도에 보인 파워 트랜지스터의 경우는, 에미터확산층(P+확산층)(4)을 선택확산하는 공정과 동일한 공정으로 상기 캐소드영역(K)내에 애노드확산층(P+)(A)가 형성된다. 또한 제13도에서는, 1예로서, 에미터확산층(4)이 메쉬상으로 형성된 경우를 나타내고 있다.
또한, 제11도에 보인 파워 트랜지스터의 경우는, 제14도에 보인바와 같이, 접합온도검출용 다이오드(l0c)의 애노드영역(A)과, 이 애노드영역(A)을 둘러싸는 상태로 그안에 빈 공간을 갖는 형상의 에미터확산층(4)이 베이스확산층(3)상에 선택확산에 의해 형성된다.
제13도 및 제14도에 보인 바와 같이, 트랜지스터칩 표면의 중앙부에 형성함으로써, 접합온도검출용 다이오드(10a∼l0c)는, 파워 트랜지스터의 가장 고온으로 되는 부분에 배치된다. 따라서, 다른 부분에 형성하는 경우에 비해, 보다 신속하고 정확히 파워 트랜지스터의 접합온도를 검출할 수 있어 서지파괴를 확실히 방지할 수 있다.
또한, 제13도 및 제14도에서는, 상기 제1 실시예와 같이, 트랜지스터칩의 1각부에 전류검출용 전극이 형성되어 있는 경우를 보인 것이다. 따라서, 베이스확산층(3) 및 에미터확산층(4)은 전류검출용 전극에 대향하는 1각부가 내측에 요(凹)부로 형성되어있다.
[제3 실시예]
상기 제2 실시예에서는, 파워 트랜지스터의 접합온도를 검출하기 위해 다이오드를 사용한 구성에 대해 설명했다. 이에 대해, 본 실시예에서는 파워 트랜지스터에 저항을 제공하여 접합온도를 검출하는 경우에 대해 설명한다.
제15도의 단면도로 보인 바와 같이, 본 실시예에 관한 파워 트랜지스터는, 제2 실시예에 관한 파워 트랜지스터와 동일하게, 통상의 플레이너형 트랜지스터에 있어서, 콜렉터층으로 되는 실리콘기판(1) 및 에피택셜 실리콘층(2)상에, 베이스층이 선택적으로 확산형성되고, 이 베이스층(3)상에, 에미터층(4)이 선택적으로 형성된다. 이에 따라, 트랜지스터칩 표면에 형성된 절연막(5)의 필요 개소를 제거하여 그 제거부분에 베이스전극(7)과 에 미터전극(7)이 형성되어 있다.
또한, 본 실시예에 관한 파워 트랜지스터에서는 트랜지스터칩 표면의 베이스확산이 행해지지 않은 에피택셜 실리콘층(2)상에, 불순물확산층(N확산층)을 형성하여, 트랜지스터의 접합온도를 검출하기 위한 접합온도검출용 저항(11a)이 형성된다. 또한, 상기 접합온도검출용 저항(11a)에 대응하는 트랜지스터칩 표면의 절연막(5)을 제거하고, 그 제거 부분에 접합온도검출용 저항(11a)으로 부터의 신호를 취출하기 위한 전극(13)이 형성된다.
또한, 접합온도검출용 저항(11a)의 불순물확산층은, 파워 트랜지스터부의 형성(즉, 베이스확산층(3)의 형성)과 동시에 형성한다. 또한, 절연막(5)의 제거나 전극(13)에 대해서도, 파워 트랜지스터부의 형성(즉, 베이스확산층(3) 및 에미터확산층(4)에 대응하는 부분의 절연막(5)의 제거나 베이스전극(7) 및 에미터전극(7)의 형성)과 동시에 형성한다.
상기 구성의 파워 트랜지스터는 제16도의 등가회로로 보인 바와 같이, 서로 독립되어 설치된 이상적인 파워 트랜지스터 T와 접합온도검출용 저항(11a)으로 표현된다. 단, 접합온도검출용 저항(11a)과 파워 트랜지스터 T가 동일 칩에 형성되어 있기 때문에, 콜렉터층으로 되는 에피택셜 실리콘층(2)과, 접합온도검출용 저항(11a)의 N확산층에 의해 PN접합이 형성된다. 따라서, 제16도의 점선으로 보인 바와 같이, 접합온도검출용 저말(11a)은 등가적으로 파워 트랜지스터 T의 콜렉터에 접속되게 된다.
제17도는 제15도에 보인 구조의 파워 트랜지스터의 접합온도검출용 저항(11a)을, 폭 10㎛, 길이 400㎛로 한 경우의 접합온도에 의한 저항치의 변화를 보인 그래프이다. 접합온도가 25℃로 부터 125℃까지 사용하면, 저항치는 약 30% 증가한다.
접합온도검출용 저항(11a)에는, 제3도에 보인 제어용 IC(42)로 부터, 전극(13)을 통해 소정의 전류가 공급되고 있다. 여기에서 접합온도검출용 저항(11a)은, 단체 트랜지스터인 파워 트랜지스터와 동일 칩상에 형성되어 있기 때문에, 파워 트랜지스터에 흐르는 전류에 의해 파워 트랜지스터가 발열하면, 접합온도검출용 저항(11a)의 온도는 파워 트랜지스터의 발열과 동시에 상승한다. 따라서, 전극(13,13)간의 전압 V는 제17도에 보인 바와 같이, 파워 트랜지스터의 접합온도에 비례하여 상승한다. 상기 전압 V는, 제2 실시예와 같이 온도검출신호로서 상기 제어용 IC(42)에 피드백되고, 상기 제어용 IC(42)는, 이 온도검출신호에 따라 파워 트랜지스터를 과열로 부터 보호한다.
상술한 바와 같이 접합온도검출용 저항(11a)은 파워 트랜지스터와 동일 칩에 형성되기 때문에, 양자간의 열저항이 거의 없고, 파워 트랜지스터의 발열과 동시에 온도가 상승한다. 따라서, 파워 트랜지스터의 접합온도를 신속하고 정확히 검출할 수 있다. 또한, 접합온도검출용 저항(11a)은, 베이스확산층(3)이나 에미터확산층(4)과 동일하게 에피택셜 실리콘층(2)의 소정의 부분으로의 확산에 의해 형성될 수 있기때문에, 접합온도검출용 저항(11a)을 생성하기 위한 공정을 별도로 제공할 필요가 없다. 그 결과, 제조공정을 증가시키지 않고 온도검줄용 전극을 구비한 파워 트랜지스터를 제공할 수 있다.
여기에서, 제어용 IC의 회로구성 등에 의해, 제15도에 보인 접합온도검출용 저항(11a)과는 별도의 부분에, 접합온도검출용 저항을 형성하는 것이 바람직한 경우가 있다. 이하에서는 이들 변형예에 대해 설명한다.
즉, 예컨대, 제18도에 보인 파워 트랜지스터에서, 접합온도검출용 전극(13)은, 베이스전극(6)과는 별도의 장소에 베이스확산층(3)과 전기적으로 접속되도록 구성되어 있다. 이에 따라, 베이스확산층(3)의 일부가 접합온도검출용 저항(11b)으로 사용된다. 또한, 상기 전극(13)은 베이스전극(6)과 동일한 공정으로 형성할 수 있다.
상기 구성에 있어서, 접합온도검출용 저항(11b)을 구성하는 불순물확산층과 베이스확산층(3)이 공용으로 되어 있고, 접합온도검출용 전극(13)의 일방이 베이스전극(6)과 공용으로 되어 있다. 따라서, 본 변형예에서는 제19도의 등가회로에 보인바와 같이, 등가적인 파워 트랜지스터 T의 베이스에 접합온도검출용 저항(11b)이 접속된다.
또한, 다른 변형예로서, 예컨대, 제20도에 보인 파워 트랜지스터에서, 접합온도검출용 전극(13)은 에미터전극(7)과는 별도의 장소에 에미터확산층(4)과 전기적으로 접속되도록 형성되어 있다. 이에 따라, 에미터확산층(4)의 일부가 접합온도검출용 저항(11c)로 사용된다. 또한, 상기 전극(13)은 에미터전극(7)과 동일한 공정으로 형성할 수 있다.
상기 구성에서는 접합온도검출용 저항(11c)을 구성하는 불순물확산층과 에미터확산층(4)이 공용으로 되어 있고. 접합온도검출용 전극(13)의 일방이 에미터전극(7)과 공용으로 되어 있다. 따라서, 제21도의 등가회로에 보인 바와 같이, 본 변형예에서는, 등가적인 파워 트랜지스터 T의 에미터에 접합온도검출용 저항(11c)이 접속된다.
제18도 및 제20도에 보인 구성에 있어서, 접합온도검출용 저항(11b)(11c)를 구성하는 불순물층이, 파워 트랜지스터를 구성하는 불순물확산층과 공용으로 되어 있고, 접합온도검출용 전극(13)의 일방이 파워 트랜지스터의 전극과 공용으로 되어 있다. 따라서, 칩면적의 축소와 아울러, 프레임과 접속되는 와이어의 수를 감소시킬수있다.
또한, 제15도, 제18도 및 20도에 보인 파워 트랜지스터에 있어서는, 접합온도검출용 저항(11a,11b,11c)를 단일의 불순물확산층으로 부터 형성한 경우에 대해 설명하고 있다. 이 경우, 접합온도검출용 저항의 저항치는, 제15도 및 18에 보인 바와 같이, 불순물확산층이 N확산층이면, 수백Ω정도, 제20도에 보인 바와 같이 P+확산층이면 수Ω정도로 된다.
그러나, 본 발명에 관한 접합온도검출용 저항은 상기 구조에 한하지 않고 필요한 저항치에 맞추어 각종의 구조를 적용할 수 있다.
예컨대, 제22도에 보인 파위 트랜지스터에서는, 핀치저항 구조의 접합온도검출용 저항(11d)가 사용된다. 구체적으로 설명하면, 베이스확산층(3)과는 별도로, 접합온도검출용 저항(11d)의 N확산층이 형성되고, 이 N확산층에 P+확산층이 형성된다. 또한, 상기 P+확산층은 에미터확산층(3)과 동일한 공정으로 형성할 수 있다. 또한, 상기 N확산층에 있어서, P+확산층을 협지한 장소에, 전극(13,13)이 형성된다. 이에 따라, 가장 큰 저항치로 되는 핀치저항 구조의 접합온도검출용 저항(11d)이 형성된다. 이 경우, 트랜지스터의 등가회로는, 제23도에 보인 바와 같이, 제16도와 동일한 회로이고, 접합온도검출용 저항(11d)의 저항치는 수kΩ정도로 된다.
또한, 제24도에 보인 파워 트랜지스터에서는 고농도의 에미터확산저항을 사용한 구조의 접합온도검출용 저항(11e)이 사용되고 있다. 구체적으로 설명하면 베이스확산층(3)과는 별도로, 접합온도검출용 저항(11d)의 N확산층이 형성되고, 이 N확산층에 P+확산층이 형성된다. 또한, 접합온도검출용 전극(13)이 소정의 간격을 두어상기 P+확산층에 접속된다. 이에 따라, 가장 작은 저항치의 고농도의 에미터확산저항에 의해, 접합온도검출용 저항(11e)이 형성된다. 이 경우, 접합온도검출용 저항(11e)의 저항치는 수Ω 정도이다. 또한, 상기 구성에 있어서 접합온도검출용 저항(11e)의 P+확산층과 N확산층간과, 이 N확산층과 에피택셜 실리콘층(2)간에, PN접합이 형성되기 때문에, 제25도에 보인 등가회로에서는 등가적인 파워 트랜지스터 T의 콜렉터와, 접합온도검출용 저항(11e)간에 서로 캐소드가 접속된 직렬의 다이오드가 등가적으로 개재된다.
여기에서, 싱기 접합온도검출용 저항(11a∼11e)는, 상기 제2 실시예에 관한 접합온도검출용 다이오드(10∼l0c)와 동일하게, 트랜지스터칩의 중앙부에 형성되는 것이 좋다. 예컨대, 제17도에 보인 상기 접합온도검출용 저항(11a)을 예로 들어 설명하면 제26도에 보인 바와 같이, 에피택셜 실리콘층(2)의 중앙부에 접합온도검출용 저항(11a)의 N확산층을 형성하고, 이 N확산층을 둘러싸도록 빈 베이스확산층이 형성된다.
이와 같이, 각 접합온도검출용 저항(11a∼11e)을, 가장 발열이 큰 트랜지스터칩의 중앙부에 형성함으로써, 다른 부분에 형성하는 경우에 비해 보다 신속하고 정확히 파워 트랜지스터의 접합온도를 검출할 수 있어, 서지파괴를 확실히 방지할 수 있다.
또한, 제2 실시예에 관한 접합온도검출용 다이오드와, 본 실시예 관한 접합온도검출용 저항중, 일방이 제공되어 있으면, 제3도에 보인 제어용 IC(42)로 온도검출신호를 전할 수 있다. 단, 제2 실시예에 관한 온도검출신호는 온도에 대해 부(負)의 상관관계를 갖고 있는 것에 대해, 본 실시예에 관한 온도검출신호는 온도에 대해 정(正)의 상관관계를 갖고 있다. 따라서, 제어용 IC(42)의 회로 구성에 따라, 양 실시예에 관한 파워 트랜지스터의 구조중, 사용하기 쉬운 용도 및 전극의 형성위치가 다르기 때문에, 제2 또는 제3 실시예와 조합하여 실시할 수 있다.
또한, 제1 내지 제3 실시예에 있어서, 플레이너형 구조의 파워 트랜지스터를 예로 들어 설명했으나, 이에 한정되지 않는다. 접합온도검출용 다이오드 또는 다이오드부를 구성하는 N확산층이, 파워 트랜지스터의 베이스확산층(3)을 분리하는 구성이 아니면, 메사형의 파워 트랜지스터에 적용하여도 동일한 효과를 얻을수 있다. 또한 상기 각 실시예에서, PNP형의 파워 트랜지스터를 예로 들어 설명했으나, 각 확산층의 도전형을 바꾸면 NPN형의 파워 트랜지스터에도 적용할 수 있다.
상기 실시예들에 있어서, 기판은 실리콘기판을 예로 들어 기술했으나, 이에 한정되지 않으며, 예컨대 GaAs 등과 같은 다른 재료로 된 기판을 사용할 수도 있다.
[발명의 효과]
이상과 같이, 본 발명의 제1 파워 트랜지스터는 콜렉터층으로 되는 기판상에 베이스층을 확산형성하고, 다시 그위에 에미터층을 선택확산한 플레이너형 트랜지스터에 있어서, 트랜지스터칩 표면의 콜렉터층에, 상기 실리콘기판의 저항에 의한 전압강하를 전류검출신호로서 취출하기 위한 전극이 제공되는 것을 특징으로 한다.
이 구성에서는, 콜렉터전류가 흐를때, 이면의 콜렉터전극과, 표면의 전류검출용 전극간에는 실리콘기판의 저항 x 전류의 전압이 발생하여, 파워 트랜지스터의 콜렉터전류를 검출할 수 있다.
또한, 본 발명의 제2 파워 트랜지스터는, 콜렉터층으로 되는 기판상에 베이스층을 선택확산하고, 다시 그위에 에미터층을 선택확산한 플레이너형 트랜지스터에 있어서, 트랜지스터칩 표면의 콜렉터층에, 트랜지스터의 접합온도를 검출하기 위한 다이오드부와 이 다이오드부로 부터 신호를 취출하기 위한 전극이 제공되는 것을 특징으로 한다.
이 구성에서는, 파워 트랜지스터와 동일 칩에 다이오드부가 제공되어 있기 때문에, 다이오드부는 파워 트랜지스터의 접합온도와 동일한 온도로 된다. 따라서, 온도에 비례하여 변화하는 다이오드의 순방향전압을 측정함으로써 파워 트랜지스터의 접합온도를 검출할 수 있다.
또한, 본 발명의 제3 파워 트랜지스터는, 콜렉터층으로 되는 기판상에 베이스층을 선택확산하고, 다시 그위에 에미터층을 선택확산한 플레이너형 트랜지스터에 있어서, 트랜지스터칩 표면의 콜렉터층에, 트랜지스터의 접합온도를 검출하기 위한 저항부와 이 저항부로부터 신호를 취출하기 위한 전극이 제공되는 것을 특징으로 한다.
이 구성에서는, 파워 트랜지스터와 동일 칩에 저항부가 제공되어 있기 때문에, 저항부는 파워 트랜지스터의 접합온도와 동일한 온도로 된다. 따라서, 온도에 비례하여 변화하는 저항부의 저항치를 측정함으로써 파워 트랜지스터의 접합온도를 검출할 수 있다.
상기 제1 내지 제3 파워 트랜지스터의 구성에 의하면, 통상의 파워 트랜지스터의 형성과 전혀 동일한 프로세스로 트랜지스터칩의 1부분에 본딩패드의 추가나 작은 면적의 다이오드부, 저항부를 제공함으로써, 콜렉터전류나 트랜지스터칩의 접합온도를 신속하고 정확히 검출할 수 있다. 또한, 종래 필요로 했던 외부 배치되는 과전류검출용 저항이 불필요하며 회로의 소형화 및 간략화를 꾀할 수 있다.
또한, 파워 트랜지스터와 제어용 IC칩으로 구성되는 레귤레이터 소자 등에 있어서는, 종래 검출이 곤란했던 파워 트랜지스터의 급격한 발열을 신속하고 정확히 검출할 수 있어, 그 검출신호를 제어용 IC로 보내 베이스전류를 제어함으로써, 서지파괴를 확실히 방지할 수 있다.
또한, 본 발명에 의한 보호기능이 없는 종래 파워 트랜지스터에서는 예상되는 서지전류에 대해 파괴되지 않는 서지내량의 트랜지스터가 필요하게 되나, 본 발명과 같은 보호기능을 사용함으로써, 통상의 사용상태에서의 서지내량으로 충분하게 되어, 파워 트랜지스터의 칩사이즈를 대폭 축소할 수 있다.
본 발명의 범위와 정신을 벗어나지 않고도 당업자들에 의해 각종 변형예들이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서의 설명내용에 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (18)

  1. 콜렉터층으로 되는 기판; 선택확산에 의해 상기 기판상에 형성된 베이스층; 및 선택확산에 의해 상기 베이스층에 형성된 에미터층을 갖는 트랜지스터칩을 포함하고, 상기 기판의 두께 방향으로 콜렉터전류가 흐르는 종형의 파워 트랜지스터로서, 상기 트랜지스터칩의 상기 베이스층 표면의 콜렉터층에 제공된 전류 검출용 전극; 상기 트랜지스터칩의 상기 베이스층측과는 반대의 면에 제공되는 전극; 및 상기 전류검출용 전극과 상기 전극의 전위차에 따라 상기 콜렉터 전류를 검출하는 검출회로를 구비하는 것을 특징으로 하는 파워 트랜지스터.
  2. 제1항에 있어서, 상기 전극은 콜렉터 전극인 것을 특징으로 하는 파워 트랜지스터.
  3. 제1항에 있어서, 상기 베이스층 외측의 상기 기판상에 선택확산에 의해 형성되고, 상기 베이스층으로 부터의 공핍층의 성장을 멈추게 하는 채널스토퍼; 상기 베이스층과 상기 채널스토퍼간의 상기 기판상에 형성된 절연막; 및 상기 채널스토퍼에 전기적으로 접속되고, 상기 절연막의 상기 채널스토퍼측의 단부를 덮도록 형성된 필드플레이트용 전극을 더 포함하고, 상기 전류검출용 전극은 상기 필드플레이트용 전극의 일부인 것을 특징으로 하는 파워 트랜지스터.
  4. 제3항에 있어서, 상기 전류검출용 전극의 크기는, 와이어 본드가 가능만 크기로 설정되는 것을 특징으로 하는 파워 트랜지스터.
  5. 제4항에 있어서, 상기 전류검출용 전극은 약 100㎛ x 100㎛의 방형보다도 넓게 형성되는 것을 특징으로 하는 파워 트랜지스터.
  6. 제3항에 있어서, 상기 전류검출용 전극은 상기 필드플레이트용 전극을 상기 베이스층방향으로 연장하여 형성되고, 상기 전류검출용 전극 근방의 베이스층은, 상기 필드플레이트용 전극의 연장량보다 큰 양만큼 내측으로 형성되어 있는 것을 특징으로 하는 파워 트랜지스터.
  7. 콜렉터층으로 되는 기판; 선택확산에 의해 상기 기판상에 형성된 베이스층; 선택확산에 의해 상기 베이스층에 형성된 에미터층을 갖는 트랜지스터칩; 상기 트랜지스터칩의 상기 베이스층측 표면의 상기 콜렉터층에 형성되고, 온도를 검출할 때, 주로 상기 트랜지스터칩의 상기 베이스측 표면과 평행한 방향으로 전류가 흐르는 검출부; 상기 트랜지스터칩의 상기 베이스층측에 제공되고, 상기 검출부에 전기적으로 접속된 제1 전극; 상기 트랜지스터칩의 상기 베이스층측에 제공되고, 상기 제1 전극과는 다른 개소에서, 상기 검출부에 전기적으로 접속된 제2 전극; 및 상기 트랜지스터칩의 상기 베이스층측과 반대측의 표면에 제공된 콜렉터전극을 포함하는 것을 특징으로 하는 파워 트랜지스터.
  8. 제7항에 있어서, 상기 검출부는 선택확산에 의해 형성되고, 온도의 변화에 따라 저항치가 변화하는 저항인 것을 특징으로 하는 파워 트랜지스터.
  9. 제8항에 있어서, 상기 검출부는 상기 베이스층이고, 상기 제1 전극은 상기 베이스층에 전기적으로 접속되어 있는 베이스전극인것을 특징으로 하는 파워 트랜지스터.
  10. 제8항에 있어서, 상기 검출부는 상기 에미터층이고, 상기 제1 전극은 상기 에미터층에 전기적으로 접속되어 있는 에미터전극인 것을 특징으로 하는 파워 트랜지스터.
  11. 제8항에 있어서, 상기 검출부는 상기 에미터전극 및 베이스층과는 별도로 형성되어 있는 것을 특징으로 하는 파워 트랜지스터.
  12. 제8항에 있어서, 상기 검출부는 핀치저항 구조인 것을 특징으로 하는 파워 트랜지스터.
  13. 제8항에 있어서, 상기 검출부는 에미터확산 저항인 것을 특징으로 하는 파워 트랜지스터.
  14. 제7항에 있어서, 상기 검출부는, 상기 제1 전극에 접속되어 있는 제1 영역과, 상기 제1 영역과는 다른 도전형을 갖고 상기 제2 전극에 접속되어 있는 제2 영역을 포함하며 온도의 변화에 따라 순방향전압이 변화하는 다이오드인 것을 특징으로 하는 파워 트랜지스터.
  15. 제14항에 있어서, 상기 제1 영역은 상기 베이스층이고, 상기 제1 전극은 상기 베이스층에 전기적으로 접속된 베이스전극인 것을 특징으로 하는 파워 트랜지스터.
  16. 제14항에 있어서, 상기 제1 영역은 상기 베이스층과는 별도로 형성된 것을 특징으로 하는 파워 트랜지스터.
  17. 제7항에 있어서, 상기 검출부는 상기 트랜지스터칩 표면의 중앙에 형성된 것을 특징으로 하는 파워 트랜지스터.
  18. 제7항에 있어서, 상기 제1 전극과 제2 전극의 전위차에 따라 상기 콜렉터 전류를 검출하는 검출회로를 구비하는 것을 특징으로 하는 파워 트랜지스터.
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