JPH1140744A - 電力半導体装置 - Google Patents

電力半導体装置

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JPH1140744A
JPH1140744A JP19615397A JP19615397A JPH1140744A JP H1140744 A JPH1140744 A JP H1140744A JP 19615397 A JP19615397 A JP 19615397A JP 19615397 A JP19615397 A JP 19615397A JP H1140744 A JPH1140744 A JP H1140744A
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Abstract

(57)【要約】 【課題】 負荷電流Ｉｏの最大値Ｉｏｍ１のばらつきを
抑制し、電力用トランジスタの過電流保護を確実にする
こと。 【解決手段】 金属製放熱板１５の一表面１６上に、板
状抵抗体１７を介して電力用ＰＮＰトランジスタ１８を
固定して電気的に接続し、また前記表面１６上に電気絶
縁性ペースト１９を介して制御用集積回路素子２０を固
定し、金属細線４２〜４４で抵抗体１７とトランジスタ
１８と制御用集積回路素子２０とを接続する。入力端子
からの負荷電流Ｉｏは、トランジスタ１８のエミッタか
らコレクタを経て流れ、さらに抵抗体１７を厚み方向に
流れて放熱板１５に至る。制御用集積回路素子２０は、
抵抗体１７のトランジスタ１８側の表面と放熱板１５と
の間の負荷電流Ｉｏに対応する抵抗体１７の両端電圧を
検出し、その電圧が高くなったとき、トランジスタ１８
のインピーダンスを大きく変化して、過大電流を抑制す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電力用半導体素子
と制御用集積回路素子との２チップを含むいわゆるシリ
ーズレギュレータである直流安定化電源装置の構成に関
する。
【０００２】
【従来の技術】典型的な先行技術は、図６にその断面が
示されている。金属製板状放熱部材１上には、電力半導
体素子２が、電気的接続と熱伝導性とが良好なはんだ３
を介して接続され、また電力半導体素子２を制御する制
御用集積回路素子４が電気絶縁性を有するペースト５を
介して固定される。放熱部材１と電力半導体素子２と制
御用集積回路素子４とは、金属細線から成る導線６，
７，８によって相互に電気的に接続される。こうして電
力半導体素子２と制御用集積回路素子４と導線６，７，
８とは、電気絶縁性合成樹脂９によって封止される。
【０００３】図７は、図６に示される先行技術の電気回
路図である。電力半導体素子２はＰＮＰバイポーラトラ
ンジスタから成り、制御用集積回路素子４に備えられる
制御回路１０は、入力端子１１と出力端子１２との間の
電圧、すなわち電力半導体素子２の入出力間電圧Ｖｉｏ
に応答して、その電力半導体素子２のベースドライブ電
流Ｉｄを制御し、これによって負荷電流Ｉｏの最大値Ｉ
ｏｍを抑制し、これによって電力半導体素子２の過電流
または過電力による破壊を防ぎ、保護する。電力半導体
素子２の電流増幅率をｈＦＥとするとき、次式が成立す
る。
【０００４】 Ｉｏｍ ＝ ｈＦＥ・Ｉｄ …（１） 図６および図７に示される先行技術では、電力半導体素
子２の電流増幅率ｈＦＥのばらつきが、たとえば最大値
／最小値＝２であり、制御用集積回路素子４のベースド
ライブ電流Ｉｄのばらつきを±２０％とするとき、負荷
電流Ｉｏｍのばらつきは、４８〜６０％であって、大き
くばらつくことになる。
【０００５】図８は、図６および図７に示される先行技
術の負荷電流Ｉｏと出力電圧Ｖｏとの特性を示すグラフ
である。このように負荷電流Ｉｏの最大値Ｉｏｍが大き
くばらつくと、電力半導体素子２の過電流保護または過
電力保護としての機能精度が劣化する。このように負荷
電流Ｉｏの最大値Ｉｏｍのばらつきが大きい場合に、電
力半導体素子２の破壊を防ぐためには、前記最大値Ｉｏ
ｍのばらつきの最大値でも破壊しない大電流を流すこと
ができる電力半導体素子２を使用する必要がある。この
ようにすると、電力半導体素子２のチップコストが高く
なる。
【０００６】
【発明が解決しようとする課題】本発明の目的は、構成
を簡単にし、しかも電力半導体素子の過電流保護または
過電力保護を確実に達成することができるようにした電
力半導体装置を提供することである。
【０００７】
【課題を解決するための手段】本発明は、金属製放熱部
材上に、板状抵抗体を介して電力半導体素子が固定され
て電気的に接続され、この放熱部材上に、制御用集積回
路素子が固定され、電力半導体素子と抵抗体とが、制御
用集積回路素子に、導線を介して電気的に接続され、負
荷電流は、電力半導体素子および抵抗体を、抵抗体の厚
み方向に流れ、制御用集積回路素子は、抵抗体の両端電
圧に応答して、電力半導体素子のインピーダンスを変化
して過大電流を抑制することを特徴とする電力半導体装
置である。
【０００８】本発明に従えば、金属製放熱部材上には、
電力半導体素子と制御用集積回路素子とが搭載され、こ
の放熱部材と電力半導体素子との間には板状抵抗体が介
在され、電力半導体素子と抵抗体とは、金属細線などの
導線を介して電気的に接続される。負荷電流は、比較的
大きく、たとえば５〜１０Ａ程度であって、電力半導体
素子および抵抗体を、その抵抗体を介して放熱部材に流
れる。抵抗体では、負荷電流は、その厚み方向に流れ
る。制御用集積回路素子は、この抵抗体の両端電圧を検
出して電流半導体素子に過大電流が流れないように、電
力半導体素子のインピーダンスを変化し、すなわち抵抗
体の両端電圧が大きくなったときには、電力半導体素子
のインピーダンスを大きく変化する。負荷電流Ｉｏの最
大値Ｉｏｍ１は、制御用集積回路素子によって検出され
る抵抗体の両端電圧Ｖｓと抵抗体の厚み方向の抵抗値Ｒ
とに依存する。両端電圧のばらつきおよび抵抗体の抵抗
値のばらつきを、比較的小さく抑えることができ、これ
によって負荷電流Ｉｏの最大値Ｉｏｍ１のばらつきを小
さくすることができる。これによって電力半導体素子の
過電流保護および過電圧保護を高精度で達成することが
できる。したがって電力半導体素子が過大な電流によっ
て破壊することを防ぐために、前述の先行技術に関連し
て述べたように、過度に大きい電流容量を有する電力半
導体素子を使用する必要がなくなり、電力半導体素子の
チップコストを低くすることができる。
【０００９】さらに本発明に従えば、電力半導体素子は
板状抵抗体を介して放熱部材上に固定されて電気的に接
続されるので、構成を小形化することができる。
【００１０】さらに本発明に従えば、制御用集積回路素
子は、抵抗体の両端電圧を検出して電力半導体素子のイ
ンピーダンスを変化する構成を有し、その両端電圧の検
出のためには、導線に流れる電流は零またはほぼ零であ
る。したがって制御用集積回路素子に一端部が接続され
る導線の他端部は、抵抗体および放熱部材の接続位置に
よって誤差を生じることが抑制され、過電流保護および
過電力保護の機能精度を向上することができる。
【００１１】本発明は、電力半導体素子は、抵抗体上に
固定されるコレクタを有するバイポーラトランジスタで
あり、抵抗体の電力半導体素子と同一側の表面と、制御
用集積回路素子とが導線によって接続されることを特徴
とする。
【００１２】本発明に従えば、電力半導体素子は、ＰＮ
ＰまたはＮＰＮのバイポーラトランジスタであり、シリ
コンサブストレートから成るコレクタを抵抗体上に、た
とえばはんだなどによって電気的に接続し、一端部が制
御用集積回路素子に接続された導線の他端部は、抵抗体
の電力半導体素子が上述のように固定された表面と同一
の表面に、接続される。こうして構成の簡略化を図り、
製造が容易になる。
【００１３】
【発明の実施の形態】図１は本発明の実施の一形態の断
面図であり、図２はその図１に示される実施形態の簡略
化した平面図である。図２の切断面線Ｉ−Ｉから見た断
面は、図１に示される。銅またはアルミニウムなどの金
属製板状の放熱部材１５の一表面１６上には、板状抵抗
体１７を介して電力半導体素子であるＰＮＰ型の電力用
パワートランジスタ１８が固定されて電気的に接続され
る。放熱部材１５の前記表面１６上にはまた、電気絶縁
性ペースト１９を介して制御用集積回路素子２０が固定
される。放熱部材１５と抵抗体１７とははんだ２１によ
って電気的に接続されるとともに固定される。抵抗体１
７とトランジスタ１８とははんだ２２によって固定され
るとともに電気的に接続される。また放熱部材１５に
は、電力半導体装置を電子機器筺体などに取付けるため
のボルトが挿通されるボルト挿通孔１５ａが形成され
る。
【００１４】図３はトランジスタ１８とその付近の拡大
断面図であり、図４は図１〜図３に示される本発明の実
施の一形態の電気的構成を示すブロック図である。一方
導電形式であるｐ形シリコン半導体サブストレート２３
の図３における下面には電極２４が形成され、この電極
２４ははんだ２２によって抵抗体１７に接続される。ｐ
形サブストレート２３には、他方導電形式であるｎ形ベ
ース領域２５が形成され、さらにそのベース領域２５内
に前記一方導電形式であるｐ形エミッタ領域２６が形成
される。ベース領域２５およびエミッタ領域２６には、
電極２７，２８がそれぞれ形成される。トランジスタ１
８の半導体チップの平面形状は、たとえば縦２ｍｍ×横
２ｍｍであってもよく、縦３ｍｍ×横５ｍｍであっても
よく、さらにまた縦５ｍｍ×横５ｍｍであってもよく、
それ以上の大きい形状を有していてもよい。抵抗体１７
の平面形状は、トランジスタ１８よりも大きく形成され
ており、その厚みはたとえば約０．５ｍｍ〜２ｍｍであ
り、またたとえば１ｍｍであってもよい。
【００１５】本件電力半導体装置は、いわゆるシリーズ
レギュレータである直流安定化電源であって、入力端子
３１と出力端子３２と、共通電位である接地端子３３と
を有する。
【００１６】制御用集積回路素子２０は、接続端子３５
〜３９を有する。入力端子３１と接続端子３５とは、導
線４１ａおよび導線４１によって接続される。トランジ
スタ１８の制御端子であるベースと、接続端子３６と
は、導線４２によって接続される。放熱部材１５の前記
表面１６と接続端子３７とは、導線４３によって接続さ
れる。抵抗体１７のトランジスタ１８側の表面は、接続
端子３８と導線４４を介して接続される。さらに接続端
子３９は、接地端子３３に、導線４５を介して接続され
る。
【００１７】負荷電流Ｉｏは、トランジスタ１８のコレ
クタ・エミッタを経て、さらに抵抗体１７を厚み方向
（図１の上から下）に流れ、出力端子３２から供給され
る。
【００１８】制御用集積回路素子２０において、接続端
子３８，３９間には分圧抵抗４７，４８が直列に接続さ
れる。演算増幅器４９の反転入力端子は、接続端子３７
に接続され、非反転入力端子は接続端子３８に接続され
る。演算増幅器４９のこれらの反転入力端子および非反
転入力端子は、高入力インピーダンスを有する。演算増
幅器４９の出力はライン５０から、ベース駆動回路５１
に与えられる。ライン５０の出力電圧は、抵抗体１７の
両端電圧に対応し、したがって負荷電流Ｉｏに対応す
る。演算増幅器４９の反転入力端子および非反転入力端
子は前述のように高入力インピーダンスであり、したが
って導線４３，４４に流れる電流は零またはほとんど零
である。したがって導線４３の抵抗体１７におけるトラ
ンジスタ１８側の表面の接続位置が予め定める位置から
ずれていても、また導線４４が放熱部材１５に接続され
る位置が予め定める位置からずれていても、抵抗体１７
の両端電圧を高精度で検出することができる。
【００１９】分圧抵抗４７，４８の接続点５２は、ベー
ス駆動回路５１に接続されるとともに、演算増幅器によ
って実現される誤差増幅器５３の一方の入力に与えられ
る。接続端子３５，３９間には、基準電圧発生回路５４
が接続され、これによって基準電圧Ｖｒｅｆが安定化し
て得られ、誤差増幅器５３の他方の入力に与えられる。
誤差増幅器５３の出力ライン５５には、出力端子３２と
接地端子３３との間の出力電圧Ｖｏが抵抗４７，４８に
よって分圧された接続点５２の電圧と、前記基準電圧Ｖ
ｒｅｆとの差を表す電圧が導出され、ベース駆動回路５
１に与えられる。さらに接続端子３５，３７間の電圧、
すなわちトランジスタ１８のコレクタ・エミッタ間電圧
Ｖｃｅは、電圧検出回路５６によって検出され、ベース
駆動回路５１に与えられる。ベース駆動回路５１は、ラ
イン５０を介する演算増幅器４９の出力、したがって抵
抗体１７の両端電圧に応答し、その検出電圧が予め設定
された弁別レベル以上であるかどうかの判断をし、検出
電圧が前記弁別レベル以上である場合には、トランジス
タ１８のベースドライブ電流Ｉｄを小さく変換して抑制
する。これによってトランジスタ１８のコレクタ・エミ
ッタに流れる負荷電流Ｉｏの増大を抑制し、過電流およ
び過電力によるトランジスタ１８の破壊を防止する。
【００２０】負荷電流Ｉｏの最大値Ｉｏｍ１は、抵抗体
１７の両端電圧である検出電圧および抵抗体１７の抵抗
値Ｒによって式２のように表される。
【００２１】 Ｉｏｍ１ ＝ Ｖｓ／Ｒ …（２） 式２における電圧Ｖｓは、予め定めた前記弁別レベルで
ある。抵抗体１７を、その抵抗値のばらつきが±５％の
ものを用い、演算増幅器４９およびベース駆動回路５１
による抵抗体１７の両端電圧検出電圧値のばらつきを±
１０％とすると、負荷電流Ｉｏの最大値Ｉｏｍ１のばら
つきは、−１４〜＋１７％であり、小さく抑えることが
できる。
【００２２】ベース駆動回路５１はさらに、電圧検出回
路５６の出力に応答し、負荷電流Ｉｏが、前記弁別レベ
ルＶｓに対応する値未満である場合、トランジスタ１８
のコネク・エミッタ電圧Ｖｃｅが予め定める値であっ
て、誤差増幅器５３からライン５５に導出される誤差電
圧が零となるようにベースドライブ電流Ｉｄを制御す
る。
【００２３】図５は、図１〜図４に示される本発明の実
施の一形態の負荷電流Ｉｏと出力電圧Ｖｏとの特性を示
す図である。本発明の実施の一形態によれば、負荷電流
Ｉｏの最大値Ｉｏｍ１のばらつきを前述の図６〜図８に
関連した述べた先行技術に比べて小さくすることができ
る。しかもトランジスタ１８のコレクタ・エミッタ間電
圧Ｖｃｅが大きくなるにつれて負荷電流Ｉｏを抑制し
て、出力電圧Ｖｏを高精度に一定値に保つことができ
る。
【００２４】トランジスタ１８の負荷電流の温度依存特
性と抵抗体１７の抵抗値の温度依存特性とが異なるも
の、たとえば正負逆のものを選ぶことによって、過電流
保護の温度依存特性の調整が可能となり、前記最大値Ｉ
ｏｍ１をさらに一層、高精度に保つことができる。
【００２５】本発明の実施の他の形態では、ＰＮＰトラ
ンジスタ１８に代えてＮＰＮトランジスタを用いてもよ
く、さらにＭＯＳ（金属酸化膜半導体）電界効果トラン
ジスタであってもよくさらにまたその他の制御端子を有
するサイリスタおよびその他の電力半導体素子が用いら
れてもよい。
【００２６】抵抗体１７は、カーボン抵抗であってもよ
く、シリコンなどの半導体であってもよく、あるいはま
たアルミニウムＡｌもしくはニッケルＮｉなどの金属で
あってもよい。これらの抵抗体はその抵抗値が、たとえ
ばオーダの小さい値であっても、負荷電流Ｉｏが比較的
大きいので、その抵抗体１７の両端電圧を上述のように
して検出するために用いることができる。金属細線であ
る導線４１〜４５は、たとえばアルミニウムまたは金な
どの材料から成ってもよい。
【００２７】
【発明の効果】請求項１の本発明によれば、制御用集積
回路素子によって検出される抵抗体の両端電圧および抵
抗体の抵抗値に依存する負荷電流Ｉｏの最大値Ｉｏｍ１
のばらつきを小さくすることができる。これによって電
力半導体素子の過電流保護および過電力保護の機能精度
を高くすることができ、また過大な電流によって電力半
導体素子が破壊することを防ぐために、前述の先行技術
に関連して述べたように過度に大きい電流を流すことが
できる電流容量の大きい電力半導体素子を使用する必要
がなく、電力半導体素子のチップコストを低くすること
ができる。
【００２８】また請求項２記載の本発明によれば、放熱
部材上に板状の抵抗体を介して電力半導体素子が固定さ
れて電気的に接続されるので、構成の簡略化を図ること
ができるという優れた効果が達成される。
【００２９】このようにして本発明によれば、電力半導
体素子の負荷電流の異常が発生した場合、その電力半導
体素子の負荷電流を高精度の一定の値に抑制することが
できる。しかも抵抗体上に電力半導体素子を組立てるこ
とによって製造されるので、先行技術の構成と比べて構
成上の大幅な変更はなく、しかも上述のように高精度で
出力過大電流の保護が可能となり、しかもその抵抗体の
両端電圧を検出して負荷電流を高精度で制限するので、
電力半導体素子の電流耐量を大幅に下げることができ
る。したがって電力半導体素子のチップを小形化するこ
とができ、安価でしかも信頼性の高い電力半導体装置が
実現される。
【００３０】電力半導体素子の負荷電流の温度特性と、
抵抗体の温度特性とが相互に異なるものを選び、たとえ
ば相互に温度特性が正負逆のものを選ぶことによって、
過電流保護の温度依存特性の調整を行い、負荷電流Ｉｏ
の最大値Ｉｏｍ１を、さらに一層高精度に設定すること
もまた、可能である。
【図面の簡単な説明】
【図１】本発明の実施の一形態の断面図である。
【図２】図１に示される実施形態の簡略化した平面図で
ある。
【図３】電力用パワートランジスタ１８とその付近の拡
大断面図である。
【図４】図１〜図３に示される本発明の実施の一形態の
電気的構成を示すブロック図である。
【図５】図１〜図４に示される本発明の実施の一形態の
負荷電流Ｉｏと出力電圧Ｖｏとの特性を示す図である。
【図６】典型的な先行技術を示す断面図である。
【図７】図６に示される先行技術の電気回路図である。
【図８】図６および図７に示される先行技術の負荷電流
Ｉｏと出力電圧Ｖｏとの特性を示すグラフである。
【符号の説明】
１５ 放熱部材 １６ 表面 １７ 板状抵抗体 １８ ＰＮＰトランジスタ １９ 電気絶縁性ペースト ２０ 制御用集積回路 ２１，２２ はんだ ２３ ｐ形サブストレート ２４，２７，２８ 電極 ２５ ｎ形ベース領域 ２６ ｐ形エミッタ領域 ３１ 入力端子 ３２ 出力端子 ３３ 接地端子 ３４ 制御用集積回路素子 ３５〜３９ 接続端子 ４１〜４５ 導線 ５０ ライン ４７，４８ 分圧抵抗 ４９ 演算増幅器 ５１ ベース駆動回路 ５２ 接続点 ５３ 誤差増幅器 ５４ 基準電圧発生回路 ５５ 出力ライン ５６ 電流検出回路

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 金属製放熱部材上に、板状抵抗体を介し
    て電力半導体素子が固定されて電気的に接続され、 この放熱部材上に、制御用集積回路素子が固定され、 電力半導体素子と抵抗体とが、制御用集積回路素子に、
    導線を介して電気的に接続され、 負荷電流は、電力半導体素子および抵抗体を、抵抗体の
    厚み方向に流れ、 制御用集積回路素子は、抵抗体の両端電圧に応答して、
    電力半導体素子のインピーダンスを変化して過大電流を
    抑制することを特徴とする電力半導体装置。
  2. 【請求項２】 電力半導体素子は、抵抗体上に固定され
    るコレクタを有するバイポーラトランジスタであり、抵
    抗体の電力半導体素子と同一側の表面と、制御用集積回
    路素子とが導線によって接続されることを特徴とする請
    求項１記載の電力半導体装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358283A (ja) * 2000-06-13 2001-12-26 Nippon Inter Electronics Corp 電流シャント及びそれを使用した複合半導体装置
JP2006350994A (ja) * 2005-05-16 2006-12-28 Sharp Corp 直流安定化電源回路
CN100448040C (zh) * 2006-01-12 2008-12-31 聚鼎科技股份有限公司 具有温度控制功能的发光二极管装置
KR100962525B1 (ko) * 2006-10-30 2010-06-14 미쓰비시덴키 가부시키가이샤 전력 반도체 장치
JP2017011906A (ja) * 2015-06-23 2017-01-12 トレックス・セミコンダクター株式会社 スイッチング電源回路
CN113632216A (zh) * 2019-03-27 2021-11-09 NexFi技术株式会社 功率基板及具备该功率基板的高电压模块

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001358283A (ja) * 2000-06-13 2001-12-26 Nippon Inter Electronics Corp 電流シャント及びそれを使用した複合半導体装置
JP2006350994A (ja) * 2005-05-16 2006-12-28 Sharp Corp 直流安定化電源回路
JP4689473B2 (ja) * 2005-05-16 2011-05-25 シャープ株式会社 直流安定化電源回路
CN100448040C (zh) * 2006-01-12 2008-12-31 聚鼎科技股份有限公司 具有温度控制功能的发光二极管装置
KR100962525B1 (ko) * 2006-10-30 2010-06-14 미쓰비시덴키 가부시키가이샤 전력 반도체 장치
JP2017011906A (ja) * 2015-06-23 2017-01-12 トレックス・セミコンダクター株式会社 スイッチング電源回路
CN113632216A (zh) * 2019-03-27 2021-11-09 NexFi技术株式会社 功率基板及具备该功率基板的高电压模块

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