JP5253742B2 - 縦型pnpバイポーラトランジスタ用静電破壊保護素子 - Google Patents
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Description
が、P型半導体基板(図3においては「PSUB」と表記)21A上に、P型エピタキシャル層(図3においては「P−EPI」と表記)6Aが形成されると共に、このP型エピタキシャル層6Aに囲繞されるようにベース12及びエミッタ13が設けられたものである。
かかる構成において、そのベース12とコレクタ14間に、静電破壊を招くようなサージが印加され、ベース・コレクタ間の接合部分の降伏電圧BVCBOで降伏を生ずると、図2の点線の特性線で示されたようにサージ電流が流れ始め、遂には素子の静電破壊に至る。
なお、図2において、横軸はベース・コレクタ間の電圧を、縦軸は電流を、それぞれ表している。
前記ベース領域を囲繞するように、かつ、相互に接合されるようにして前記エピタキシャル層より高濃度の第1導電型半導体ガードリング及び第2導電型半導体ガードリングを、前記ベース領域側に前記第2導電型半導体ガードリングが位置し、前記ベース領域の周縁と前記第2導電型半導体ガードリングの内周縁との間隔が所定の値となるようにして設けて、当該第1及び第2導電型半導体ガードリングの接合部分によりツェナーダイオードを形成し、
当該ツェナーダイオードを、前記縦型PNPバイポーラトランジスタのベース領域を形成する第2導電型半導体をコレクタ、前記縦型PNPバイポーラトランジスタのコレクタを形成する第1導電型の半導体エピタキシャル層をベース、前記第2導電型半導体ガードリングをエミッタとする横型NPN型バイポーラトランジスタと直列接続状態とし、
サージによる前記横型NPN型バイポーラトランジスタの導通によって前記ツェナーダイオードを降伏せしめ、前記サージを、前記縦型PNPバイポーラトランジスタの第1導電型の半導体エピタキシャル層全体へ拡散可能としてなり、前記ベース領域の周縁と前記第2導電型半導体ガードリングの内周縁との間隔が前記横型NPN型バイポーラトランジスタのベース幅となるものである。
かかる構成において、前記横型NPN型バイポーラトランジスタは、その電流増幅率、ホールド電圧、動作電圧が、前記縦型PNPバイポーラトランジスタのべース領域の周縁と、当該ベース領域を囲繞する前記第2導電型半導体ガードリングの内周縁との間隔によって所望する大きさに設定可能であるものとすると好適である。
また、本発明によれば、縦型PNPバイポーラトランジスタのサイズや、製造工程の条件などに大きな変更を来すことなく比較的簡易な構成で、従来に比してより安価に静電破壊保護を実現できるという効果を奏するものである。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における縦型PNPバイポーラトランジスタ用静電破壊保護素子の構成例について、図1を参照しつつ説明する。
本発明の実施の形態における縦型PNP用静電破壊保護素子101は、P型(第1導電型)の半導体基板(図1においては、「PSUB」と表記)21上に次述するようにディスクリートの縦型PNPトランジスタ4と共に形成されたものとなっている。
以下、具体的な構成について説明すれば、まず、P型の半導体基板21上には、P型エピタキシャル層(図1においては「P−EPI」と表記)6が形成されており、そのほぼ中央部には、縦型PNP型バイポーラトランジスタ4のベースとなるN型(第2導電型)拡散層5が島状に設けられている。そして、N型拡散層5には、ベース端子(図1においては「B」と表記)となる高濃度のN型拡散層1と、エミッタ端子(図1においては「E」と表記)となる高濃度のP型拡散層2が、それぞれ島状に設けられており、P型の半導体基板21をコレクタ端子(図1においては「C」と表記)とする縦型PNP型バイポーラトランジスタ4が構成されたものとなっている。
そして、N型拡散層5の周縁と高濃度のN型ガードリング10の内周縁との間隔は、本発明の実施の形態においては、所定の値WBとなるように設定されたものとなっている。
すなわち、横型NPNバイポーラトランジスタ7は、PNPバイポーラトランジスタ4のベース領域を形成するN型拡散層5をコレクタ、縦型PNPバイポーラトランジスタ4のコレクタを形成するP型エピタキシャル層6をベース、高濃度のN型ガードリング10をエミッタとするものとなっている。
さらに、高濃度のP型ガードリング9と高濃度のN型ガードリング10と接合により、N型ガードリング10側をカソードとするツェナーダイオード11が形成されたと等価な状態となっている(図1(B)参照)。
例えば、縦型PNP型バイポーラトランジスタ4のベースとコレクタとの間に、静電破壊のサージが加わったと仮定する。そして、そのサージの大きさが、ベース・コレクタ間の接合の降伏電圧BVCBOに至ると、サージ電流が横型バイポーラトランジスタ7のベース・エミッタ間の寄生抵抗による抵抗素子8を流れ、そこに生ずる電圧降下によって、横型バイポーラトランジスタ7は導通状態となる。横型バイポーラトランジスタ7の導通により、サージ電流は、高濃度のP型ガードリング9と高濃度のN型ガードリング10とで形成されたツェナーダイオード11を降伏せしめ、これを介してサージ電流がP型エピタキシャル層6全体で流れてゆき、低い抵抗でサージを流す、換言すれば、サージを拡散することができることとなる。
なお、本発明の実施の形態においては、ディスクリートの縦型PNPトランジスタ4に静電破壊保護素子を設けるようにしたが、ディスクリートの縦型PNPトランジスタに限定される必要はなく、集積回路内の縦型PNPバイポーラトランジスタに適用しても勿論良いものである。
同図によれば、上述したように、横型NPNバイポーラトランジスタ7が、降伏電圧BVCBOにおいて、そのコレクタ・エミッタ間のスナップバックを起こしサージ電流が流れても、従来と異なり、電圧がコレクタ・エミッタ間接合を破壊する大きさに至ることはなく、静電破壊からの縦型PNPバイポーラトランジスタ4の保護がなされていることが確認できる。
2…高濃度のP型拡散層
4…縦型PNPバイポーラトランジスタ
5…N型拡散層
6…P型エピタキシャル層
7…横型バイポーラトランジスタ
8…抵抗素子
9…高濃度のP型ガードリング
10…高濃度のN型ガードリング
11…ツェナーダイオード
Claims (2)
- 第1導電型の半導体基板をコレクタとし、当該半導体基板上に形成された第1導電型の半導体エピタキシャル層と、当該エピタキシャル層表面に形成された第2導電型半導体のベース領域と、当該ベース領域内に形成された第1導電型半導体のエミッタ領域とを有してなる縦型PNPバイポーラトランジスタに設けられる縦型PNPバイポーラトランジスタ用静電破壊保護素子であって、
前記ベース領域を囲繞するように、かつ、相互に接合されるようにして前記エピタキシャル層より高濃度の第1導電型半導体ガードリング及び第2導電型半導体ガードリングを、前記ベース領域側に前記第2導電型半導体ガードリングが位置し、前記ベース領域の周縁と前記第2導電型半導体ガードリングの内周縁との間隔が所定の値となるようにして設けて、当該第1及び第2導電型半導体ガードリングの接合部分によりツェナーダイオードを形成し、
当該ツェナーダイオードを、前記縦型PNPバイポーラトランジスタのベース領域を形成する第2導電型半導体をコレクタ、前記縦型PNPバイポーラトランジスタのコレクタを形成する第1導電型の半導体エピタキシャル層をベース、前記第2導電型半導体ガードリングをエミッタとする横型NPN型バイポーラトランジスタと直列接続状態とし、
サージによる前記横型NPN型バイポーラトランジスタの導通によって前記ツェナーダイオードを降伏せしめ、前記サージを、前記縦型PNPバイポーラトランジスタの第1導電型の半導体エピタキシャル層全体へ拡散可能としてなり、前記ベース領域の周縁と前記第2導電型半導体ガードリングの内周縁との間隔が前記横型NPN型バイポーラトランジスタのベース幅となることを特徴とする縦型PNPバイポーラトランジスタ用静電破壊保護素子。 - 前記横型NPN型バイポーラトランジスタは、その電流増幅率、ホールド電圧、動作電圧が、前記縦型PNPバイポーラトランジスタのべース領域の周縁と、当該ベース領域を囲繞する前記第2導電型半導体ガードリングの内周縁との間隔によって所望する大きさに設定可能であることを特徴とする請求項1記載の縦型PNPバイポーラトランジスタ用静電破壊保護素子。
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