JPS60241252A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板＋１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、このトランジスタ素子（２）
のベースおよびエミッタを夫々パッド（３）を介して外
部のリード端子（４）に接続した半導体集積回路装置が
ある。この種半導体集積回路装置の外部のリード端子（
４）　Ｋサージ電圧が加わった場合、ＰＮ接合に逆方向
忙大きなバイアスが加わり、その電圧がＰＮ接合の耐圧
以上の電圧であれば、その素子が破壊してしまう。特に
、素子の中でもＰＮ接合面積が小さいベース−エミッタ
間のＰＮ接合に逆方向に大きなバイアスが加わることに
なって、破壊し易い。そこで、この種半導体集積回路装
置の静電破壊を防止する方法として、第５図に示すよう
に、パッド（３）とベースおよびエミッタとの間に抵抗
体（７）を直列に接続して、浮遊容量と抵抗の時定数に
より、サージ電圧の波形を滑らかにし、急激なサージ電
圧がトランジスタ素子に入らないようにする方法がある
。しかしながら、この方法においては、接続する抵抗体
（７）の抵抗値が数十から数百オームでは完全な対策と
はいえず、抵抗値が数キロオーム以上必要である。とこ
ろが、回路上この位置に数キロオーム以上の抵抗体（７
）を設けると、パターン面積が大きくなるばかりか、通
常の入力信号の場合に、抵抗体（７）によって、減衰が
生じるため、トランジスタの動作点がずれたり、回路定
数が変化するなど回路上支障をきたし好ましくない。ま
た、抵抗体（７）をＮ型半導体領域に形成したＰ型頭域
で構成した場合、Ｎ型半導体領域とＰ型頭域との間のＰ
Ｎ接合に順方向にサージ電圧が加わるときは破壊はしな
いが、逆方向に大きいサージ電圧が加わったとき、ＰＮ
接合の耐圧以上の電圧であれば、抵抗体自体が破壊して
しまう。

そこで、半導体基板Ｋｌ！似的に順方向動作するト並列
に接続し、順逆いずれの方向のサージ電圧が入っても、
上記素子が破壊することなくトランジスタとして動作さ
せてサージ電圧を吸収するように構成した静電破壊防止
素子がある（特公昭５３−２１８３８号公報に詳しい。

）っしかしながら、この素子においては、通常の場合に
おいても、入力信号がＮ型ドープ層内を経て回路の入力
側に送られるように構成されているため、ドープ層の内
部抵抗により電圧降下が生じ、前述したような問題があ
る。

また、別の方法としては、外部のリード端子（４１と接
続されるトランジスタ素子（２）のサイズを太き（して
ＰＮ接合面積を太き（する方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
と■、つの立上りの比をとっているトランジスタ素子が
複数個ある場合には、それらのトランジスタ素子も全て
同様にサイズを大きくしなければならず、パターン面積
が大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明は、半導体基板内に少なくとも一つのＮＰＮ型ト
ランジスタ素子を備え、前記トランジスタ素子のベース
およびエミッタを夫々外部端子に接続した半導体集積回
路装置において、Ｐ型半導体基板上に形成したＮｆｆ１
工ピタキシヤル層を分離領域で島状に分離した島領域を
コレクタ領域とし、この島領域にＰ型のベース領域を形
成し、且つこのベース領域にＮ型のエミッタ領域を形成
して前記トランジスタ素子を構成すると共Ｋ、前記島領
域にＰ型の第１領域を形成し、且つこの第１領域ＫＮ型
の第２領域を形成して接合型ダイオード素子を設け、前
記第１領域と前記エミッタ領域を接続し、且つ前記第２
領域と前記ベース領域を接続することにより、前記トラ
ンジスタ素子のベース−エミッタ間に極性を逆にして前
記ダイオード素子を接続した半導体集積回路装置である
。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図のＩＩＩ−ＩＩＩ線断面図であろう 本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）内に例えば、差動増幅回路の入力
トランジスタとして用いるＮＰＮ型トランジスタ素子（
２）が設けられる。このトランジスタ素子（２）のベー
スおよびエミッタが夫々パッド（３）を介して外部のリ
ード端子（４）に接続される。そして、トランジスタ素
子（２）が形成された島領域にトランジスタ素子（２）
のエミッタへのバイアス条件を変えないように、Ｐ型の
第１領域を形成し、更に、この第１領域にＮ型の第２領
域を形成してＥ−Ｂ接合型ダイオード素子（５）を形成
する。このダイオード素子（５）の第１領域をトランジ
スタ素子（２）の工ミッタ領域に接続すると共に、ダイ
オード素子（５）の第２領域をトランジスタ素子（２）
のベース領域に接続することにより、ベース−エミッタ
間に極性を逆にしてダイオード素子（５）が接続される
。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板（１０１
上にＮ−型のエピタキシャル層（１１）が形成され、こ
のエピタキシャル層０】）をＰ＋型の分離領域（１２１
で島状に分離して島領域（ｔ３）が形成される。この島
領域Ｑ３１がコレクタ領域０３として働く。また、島領
域（１３）の底面にはＮ　型の埋め込み屑０４）が設け
られている。そして、島領域Ｑ３１の表面にトランジス
タ素子（２）のベースとなるＰ型のベース領域（１５１
およびダイオード素子（５）のＰ型の第１領域住６）と
をベース拡散により形成する。更に、ベース領域（囚の
表面にエミッタ拡散によりＮ＋型のエミッタ領域ａηを
形成すると共に、第１領域Ｑ６）に同じくＮ＋型の第２
領域鱈を形成する。このときコレクタ領域０りにＮ＋型
のコンタクト領域叫が形成される。また、エピタキシャ
ル層（１］）表面には酸化シリコンなどからなる保護膜
−が形成される。この保護膜■には各領域に通じるコン
タクトホールが形成され、このコンタクトホールを介し
て各領域とオーミックコンタクトするアルミニウムなど
からなる電極（２１）・・・（ホ）が配設される。尚、
第２図において斜線部はコンタクト部を示す。

而して、島領域Ｕ、ベース領域（１５１，エミッタ領域
ａ７）でＮＰＮ型トランジスタ素子（２）が構成される
と共に、第１領域（１６）と第２領域０８とで、Ｅ−Ｂ
接合型ダイオード素子（５）が形成される。そして、第
１領域０Ｑはトランジスタ素子（２）のエミッタ領域（
１７）のバイアス条件を変えることな（大きくする。

このように、一つの島領域（１３）内にＮＰＮ型トラン
ジスタ素子（２）とダイオード素子（５）とが形成され
る。そして、ダイオード素子（５）の第１領域α６）に
オーミックコンタクトした第１電極ｃ！１）とトランジ
スタ素子（２）のエミッタ領域（１７）にオーミックコ
ンタクトしたエミッタ電極Ｑつとが接続される。また、
第２領域α樽にオーミックコンタクトした第２電極（ハ
）とベース領域α９にオーミックコンタクトしたベース
電極（ハ）とが接続される。尚、コレクタ領域（１３１
のコンタクト領域四には、コレクタ電極（至）がオーミ
ックコンタクトして電極の取り出しが行なわれている。

そして、ベース電極（財）およびエミッタ電極（社）は
パッド（３１（３）Ｋ夫々接続され、このパッド（３１
（３１１Ｃボ／デイングワイヤ（６）（６）で外部のリ
ード端子（４）（４７に接続して、トランジスタ素子（
２）のベースおよびエミッタが夫々外部端子忙接続され
る。すなわち、トランジスタ素子（２）のベース−エミ
ッタ間にダイオード素子（５）を逆方向に接続すること
Ｋより、第１図に示すように、外部端子とトランジスタ
素子（２）の入力側にダイオード素子（５）が接続され
る。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、ダイオード素子（５）は逆
方向に接続されているので、ダイオード素子（５）へは
入力信号は流れない。従って回路動作に何ら影響な及ば
さない。

ところで、サージ電圧が外部端子に加わった場合は、ダ
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
るのと違って、トランジスタ素子（２）とダイオード素
子（５）とが相互にサージ電圧を吸収すること妊より、
コレクターベース接合面積が実質的に大きくなり、逆方
向電圧の耐圧が上昇し、素子の破壊を防止することがで
きるものである。

そして、ダイオード素子（５）を構成するべく島領域Ｑ
３１に形成する第１領域（１６）は、トランジスタ素子
（２）のエミッタ領域ａηのバイアス条件が変らない範
囲で出来るだけ大きくして、ＰＮ接合面積を太き（する
方がよい。

つぎに本発明による半導体集積回路装置囚と、ＮＰＮ型
トランジスタ但、接合型ダイオード（Ｏを準備し、夫々
の外部端′子に第４図に示す装置を用いてサージ電圧を
付与し、夫々の破壊電圧を測定した。尚１本発明による
装置囚はトランジスタ素子（２）部分のエミッターベー
ス間のＰＮ接合面積が３００μゴ、ダイオード素子（５
）部分のＰＮ接合面積が３００μＩである。また、ＮＰ
Ｎ型トランジスタ素子（Ｂ）のエミッターベース間のＰ
Ｎ接合面積は３００μｄ１ダイオード素子（０のＰＮ接
合面積は３００μゴである。

測定は、電源（４〔からコンデンサ（４Ｉ）に充電して
おきスイッチ（４２を切替えることにより、サージ電圧
を測定する半導体装置（４３に加え、加える電源電圧を
変化させてその破壊する電圧を測定した。その結果を第
１表に示す。

第１表から明らかな如（、本発明によれば、トランジス
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより従来装置に比して破壊電圧が向とし、静電
破壊を防止できるのがわかる。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域にトランジスタ素子とダイオード素子を形
成することにより、集積化を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、（５）・・・ダイオード素子、　ａ〔・・・Ｐ型半導
体基板、　（１１）・・・エピタキシャル層、　（１２
１・・・分離領域、　圓・・・島領域（コレクタ領域）
、　Ｑ９・・・ベース領域、　００・・・第１領域、ａ
？）・・・エミッタ領域、　ａ帽・・第２領域、　Ｑ９
・・・コンタクト領域。 出願人　三洋電機株式会社　外Ｉ名 代理人　弁理士　佐　野　静　失 策ｉ図゛ １°／　１：、１　２１ 第３図 Ｎｉ図

Claims (1)

【特許請求の範囲】
1. （１）　半導体基板内に少なくとも一つのＮＰＮ型トラ
   ンジスタ素子を備え、前記トランジスタ素子のベースお
   よびエミッタを夫々外部端子に接続した半導体集積回路
   装置において、ＰＭ半導体基板上に形成したＮ型エピタ
   キシャル層を分離領域で島状に分離した島領域をコレク
   タ領域とし、この島領域にＰ型のベース領域を形成し、
   且つこのベース領域ＫＮＷのエミッタ領域を形成して前
   記トランジスタ素子を構成すると共に、前記島領域にＰ
   型の第１領域を形成し、且つこの第１領域ＫＮ型の第２
   領域を形成して接合型ダイオード素子を設け、前記第１
   領域と前記エミッタ領域を接続し、且つ前記第２領域と
   前記ベース領域を接続することにより、前記トランジス
   タ素子のベース−エミッタ間に極性を逆処して前記ダイ
   オード素子を接続し、前記外部端子間にサージ電圧が加
   わった場合に、前記トランジスタ素子゛とダイオード素
   子が相互してサージ電圧を吸収することを特徴とする半
   導体集積回路装置。