JPS60251655A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、このトランジスタ素子（２）
のベースおよびエミッタを夫々パッド（３）を介して外
部のリード端子（４）に接続した半導体集積回路装置が
ある。この椎半導体集積回路装置の外部のリード端子（
４）にサージ電圧が加わった場合、ＰＮ接合に逆方向に
大きなバイアスが加わり、その電圧がＰＮ接合の耐圧以
上の電圧であれば、その素子が破壊してしまう。特に、
素子の中でもＰＮ接合面積が小さいベース−エミッタ間
のＰＮ接合に逆方向に大きなバイアスが加わることにな
って、破壊し易い。そこで、この種半導体集積回路装置
の静電破壊を防止する方法として、第５図に示すように
、パッド（３）とベースおよびエミッタとの間に抵抗体
（７）を直列に接続して、浮遊容量と抵抗の時定数によ
り、サージ電圧の波形を滑らかにし、急激なサージ電圧
がトランジスタ素子に入らないようにする方法がある。

しかしながら、この方法においては、接続する抵抗体（
７）の抵抗値が数十から数百オームでは完全な対策とは
いえず、抵抗値が数キロオーム以上必要である。ところ
が、回路上この位置に数キロオーム以上の抵抗体（７）
を設けると、パターン面積が大きくなるばかりか、通常
の入力信号の場合に、抵抗体（７）によって、減衰が生
じるため、トランジスタの動作点がずれたり回路定数が
変化するなど回路上支障をきたし好ましくない。また、
抵抗体（７）をＮ型半導体領域に形成したＰ型領域で構
、成した場合、Ｎ型半導体領域とＰ型領域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。

そこで、半導体基板に擬似的に順方向動作するトランジ
スタ構造の素子を被保護回路の入力端子と並列に接続し
、順逆いずれの方向のサージ電圧が入っても、上記素子
が破壊することな（トランジスタとして動作させてサー
ジ電圧を吸収するように構成した静電破壊防止素子があ
る（％公昭５３−２１８３８号公報に詳しい）。しかし
ながら、この素子においては、通常の場合においても、
入力信号がＮ型ドープ層内を経て回路の入力側に送られ
るように構成されているため、ドープ層の内部抵抗によ
り電圧降下が生じ、前述したような問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ。の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを太きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明は、半導体基板内に少なくとも一つのＮＰＮ型ト
ランジスタ素子を備え、前記トランジスタ素子のベース
およびエミッタを夫々外部端子に接続した半導体集積回
路装置において、前ｉ己トランジスタ素子が形成された
島領域とは電気的に分離された島領域をコレクタ領域と
し、この島領域にＰ型のベース領域を形成し、且つこの
ベース領域にＮ型のエミッタ領域を形成して保護素子と
してのＮＰＮ型トランジスタ素子を形成すると共に、前
記トランジスタ領域のベース領域を前記保護素子のコレ
クタ領域に接続し、且つ前記トランジスタ素子のエミッ
タ領域を前記保護素子のエミッタ領域に接続することに
より、前記トランジスタ素子のベース−エミッタ間に、
前記保護素子とじてのトランジスタ素子のコレクタおよ
びエミッタを接続した半導体集積回路装置である。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。

本発明による半導体集積回路装置は第１図に示すように
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびエミッタが夫々パッド（３）を介して外部のリー
ド端子（４）に接続される。また、トランジスタ素子（
２）が形成された島領域とは電気的に分離した島領域に
保護素子としてのＮＰＮ型トランジスタ素子（５）が設
けられる。

そして、トランジスタ素子（２）のエミッタ領域にトラ
ンジスタ素子（５）のエミッタ領域を接続すると共に、
トランジスタ素子（２）のベース領域にトラン゛　ジス
タ素子（５）のコレクタ領域を接続する。このようにト
ランジスタ素子（２０５１を接続することにより、トラ
ンジスタ素子（２）のベース−エミッタ間に保護素子と
してのトランジスタ素子（５）のコレクタおよびエミッ
タが並列に接続される。

尚、トランジスタ素子（５）のベースはフローティング
にして、ベースバイアスがかからないように構成されて
いる。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板（１０）
上にＮ−型のエピタキシャル層０１）が形成され、この
エピタキシャル層（１１１をＰ　型の分離領域α２で島
状に分離して島領域Ｑ３１（１４）が形成される。

また、各島領域（１３（１４）の底面にはＮ　型の埋め
込み層（１５１（１５）が設けられており、島領域（１
３１がＮＰＮ型トランジスタ素子（２）のコレクタ領域
（１３ａ）に、島領域（１４）が保護素子としてのＮＰ
Ｎ型トランジスタ素子（５）のコレクタ領域（１４ａ）
となる。そして、島領域（１３１（１４１の表面にベー
ス拡散により、Ｐ型のベース領域（１ｅｔ　（１７）が
夫々形成される。更に、ベース領域（１６１α粉にエミ
ッタ拡散により、Ｎ　型のエミッタ領域Ｃｌ８１Ｑ９が
夫々形成される。このとき、コレクタ領域（１３ａ）　
（１４ａ）表面にＮ　型のコレクタコンタクト領域（２
１（２υが形成される。また、エピタキシャル層（１１
）表面には酸化シリコンなどからなる保護膜（２２が形
成されている。この保護膜（ハ）には各領域に通じるコ
ンタクトホールが形成され、このコンタクトホールを介
して各領域とオーミックコンタクトするアルミニウムな
どからなる電極（ハ）・・・（５）が配設される。尚、
第２図において、斜線部はコンタクト部を示す。

このように島領域（１３１にＮＰＮ型トランジスタ素子
（２）、島領域−に保護素子としてのＮＰＮ型トランジ
スタ素子（５）が形成される。そして、トランジスタ素
子（２）のペース領域αｅにオーミックコンタクトした
ベース電極（ハ）とトランジスタ素子（５）のコレクタ
コンタクト領域（２１１にオーミックコンタクトしたコ
レクタ電極＋２４１とが接続される。また、トランジス
タ素子（２）のエミッタ領域賭にオーミックコンタクト
したエミッタ電極（ホ）とトランジスタ素子（５）のエ
ミッタ領域四にオーミックコンタクトしたエミッタ電極
弼とが接続される。尚、トランジスタ素子（２）のコレ
クタコンタクト領域■にはコレクタ電極−がオーミック
コンタクトされ電極取り出しを行っている。またトラン
ジスタ素子（５）のベース領域αＤからは電極の取り出
しは行わず、ベースを７０−ティングにしている。

そして、ペース電極（ハ）およびエミッタ電極（２５１
はパッド（３１＋３１に夫々接続され、このパッド＋３
１［３１にボンディングワイヤ（６１（６１で外部のリ
ード端子（４１（４１に接続して、トランジスタ素子（
２）のベースおよびエミッタが夫々外部端子に接続され
る。すなわち、トランジスタ素子（２）のベース−エミ
ッタ間に第１図に示すように保護素子としてのトランジ
スタ素子（５）のコレクタおよびエミッタが並列に接続
される。

さて、本発明は通常の場合、入力信号は外部のリード端
子（４）からパッド（３）を経てトランジスタ素子（２
）へ送られる。すなわち、保護素子としてのトランジス
タ素子（５）は、トランジスタ素子（５）のベースをフ
ローティングにしているため、トランジスタ素子（５）
へは入力信号は流れない。従って、回路動作に何ら影響
を及ぼすことはない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）と保護素子としてのトランジスタ
素子（５）とでサージ電圧を夫々分担し、トランジスタ
素子（２０５＋が相互してサージ電圧を吸収する。従っ
て、従来保護素子だゆでサージ電圧を吸収させるのと違
って、トランジスタ素子（２）＋５１が相互にサージ電
圧を吸収することにより、ＰＮ接合の接合面積が実質的
に大きくなり、逆方向電圧の耐圧が上昇し、素子の破壊
を防止することができるものである。

そして、トランジスタ素子（２）と保護素子としてのト
ランジスタ素子（５）とは、その静電破壊耐量が同じレ
ベルの素子を用いて、そのサイズが大きい方が望ましい
。これは、一方の素子の静電破壊耐量が他方に比べて小
さい場合には、その素子が破壊してしまうが双方同一レ
ベルのものであると、理論的には静電破壊に対して、破
壊耐量も倍になる。

つぎに本発明による半導体集積回路製置囚とＮＰＮＷ）
ランジスタ■、保護素子としてのＮＰＮ型トランジスタ
（ｑを準備し、夫々外部端子に第４図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。す
なわち、本発明製置囚にはベース及びエミッタ間、ＮＰ
Ｎ型トランジスタ（Ｂｌにはベースおよびエミッタ間、
ＮＰＮＷ）ランジスタ（０にはエミッタおよびコレクタ
間に夫々順逆のサージ電圧を付与しその破壊電圧を測定
した。

尚、本発明による製置囚はＮＰＮ型トランジスタ素子（
２）部分のベース−エミッタ間のＰＮ接合面積が３００
μｄ、保護素子としてのＮＰＮ型トランジスタ素子（５
）部分のベース−エミッタ間のＰＮ接合面積が３００μ
ｄである。またＮＰＮ型トランジスタ（Ｂｌのベース−
エミッタ間のＰＮ接合面積は３００μぜ、ＮＰＮ型トラ
ンジスタ（０のベース−エミッタ間のＰＮ接合面積は３
００μｄである。

測定は、電源００からコンデンサ０υに充電しておき、
スイッチ（４３を切替えることにより、サージ電圧を測
定する半導体装置（４国に加え、加える電源電圧を変化
させてその破壊する電圧を測定した。その結果を第１表
に示す。

第１表 夕素子（２）と保護素子としてのトランジスタ素子（５
）とが相互にサージ電圧を吸収することにより、順方向
および逆方向の夫々のサージ電圧に対して破壊電圧を所
定電圧（２００Ｖ）以上に高めることができる。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図専とができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、　（５）・・・保護素子としてのトランジスタ素子、
　ＱＯ）・・・半導体基板、Ｕ・・・エピタキシャル層
、　α２・・・分離領域、　ｆ１３１（１４）・・・島
領域、（１３ａ）、（１４ａ）・・・コレクタ領域、（
１６）（１７）・・・ベース領域、　賭（Ｌｌ・・・エ
ミッタ領域、（２０）１２ｆＪ・・・コレクタコンタク
ト領域。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　静　夫 負 第２図 ■ ↓ １〕 Ｎ　く　１−　。 ４１ 第５図

Claims (1)

【特許請求の範囲】
1. （１）　半導体基板内に少なくとも一つのＮＰＮ型トラ
   ンジスタ素子を備え、前記トランジスタ素子のベースお
   よびエミッタを夫々外部端子に接続した半導体集積回路
   装置において、前記トランジスタ素子が形成された島領
   域とは電気的に分離された島領域をコレクタ領域とし、
   この島領域にＰ型のベース領域を形成し、且つこのベー
   ス領域にＮ型のエミッタ領域を形成して保護素子として
   のＮＰＮ型トランジスタ素子を形成すると共に、前記ト
   ランジスタ領域のベース領域を前記保護素子のコレクタ
   領域に接続し、且つ前記トランジスタ素。 子のエミッタ領域゛を前記保護素子のエミッタ領域に接
   続することにより、前記トランジスタ素子のベース−エ
   ミッタ間に、前記保護素子としてのトランジスタ素子の
   コレクタおよびエミッタを接続して、前記外部端子間に
   サージ電圧が加わった場合に前記両トランジスタ素子が
   相互してサージ電圧を吸収することを特徴とする半導体
   集積回路装置。