JPS613443A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）　従来技術 半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、トランジスタ素子（２）のベ
ースおよびコレクタを夫々パッド（３）を介して外部の
リード端子（４）に接続した半導体集積回路装置がある
。この種半導体集積回路装置の静電破壊を防止する方法
として、第５図に示すよ５に、パッド（３）トベースお
よびコレクタとの間に抵抗体（７）を直列に接続して、
浮遊容量と抵抗の時定数によりサージ電圧の波形を滑ら
かにし、急激なサージ電圧がトランジスタ素子に入らな
いようにする方法がある。しかしながら、この方法にお
いては、接続する抵抗体（７）の抵抗値が数十から数百
オームでは完全な対策とはいえず、抵抗値が数キロオー
ム以上必要である。ところが、回路上この位置に数キロ
オーム以上の抵抗体（７）を設けると、パターン面積が
大きくなるばかりか、通常の入力信号の場合に、抵抗体
（７）によって減衰が生じるため、トランジスタの動作
点がずれたり回路定数が変化するなど回路上支障をきた
し好ましくない。また、抵抗体（７）をＮ型半導体領域
に形成したＰ型領域で構成した場合、Ｎ型半導体領域と
Ｐ型領域との間のＰＮ接合に順方向にサージ電圧が加わ
るときは破壊はしないが、逆方向に大ぎいサージ電圧が
加わったとき、ＰＮ接合の耐圧以上の電圧であれば、抵
抗体自体が破壊してしまう。そこで、半導体基板に擬似
的に順方向動作するトランジスタ構造の素子を被保護回
路の入力端子と並列に接続し、順逆いずれの方向のサー
ジ電圧が入っても上記素子が破壊することな（トランジ
スタとして動作させてサージ電圧を吸収するように構成
した静電破壊防止素子がある（特公昭５３−２１８３８
号公報に詳しい。）。しかしながら、この素子において
。

は、通常の場合においても、入力信号がＮ型ドープ層内
を経て回路の入夫側に送られるように構成されているた
め、ドープ層の内部抵抗により電圧降下が生じ、前述し
たような問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ□の立上りの比を　　　　　　−とっているトラン
ジスタ素子が複数個ある場合には、それらのトランジス
タ素子も全て同様にサイズを大きくしなければならず、
パターン面積が大きくなり、パターン設計上不利である
。

←→　発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

（ロ）発明の構成 本発明は、半導体基板内に少なくとも一つのＮＰＮ型ト
ランジスタ素子を備え、前記トランジス・り素子のベー
スおよびコレクタを夫々外部端子に接続した半導体集積
回路装置において、Ｐ型半導体基板上に形成したＮ型エ
ピタキシャル層を分離領域で島状に分離した島領域をコ
レクタ領域とし、との島領域にＰ型のベース領域を形成
し、且つこのベース領域にＮ型のエミッタ領域を形成し
て前記トランジスタ素子を構成すると共に、前記島領域
にＰ型の第２ベース領域を形成し、且つこの第２ベース
領域にＮ型のエミッタ領域を形成して保護素子としての
ＮＰＮ型トランジスタ素子を設け、前記トランジスタ素
子のベース領域に前記保護素子のエミッタ領域を接続す
ることにより、前記トランジスタ素子のベース−コンフ
タ間に、前記保護素子としての・トランジスタ素子のエ
ミッタおよびコレクタを接続した半導体集積回路装置で
ある。

（ホ）実施例 “以下、本発明の一実施例を第１図ないし第３図に従い
説明する。第１図は本発明による半導体集積回路装置の
構成を示す平面図、第２図は本発明の要部を示す平面図
、第３図は第２図の■−■線断面図である。

本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）内に例えば、差動増幅回路の入力
トランジスタとして用いるＮＰＮ型トランジスタ素子（
２）が設けられる。トランジスタ素子（２１０ベースお
よびごレククが夫々パッド（３）を介して外部のリード
端子（４）に接続される。そして、トランジスタ素子（
２１が形成された島領域に、トランジスタ素子（２）の
エミッタへのバイアス条件を変えないように、Ｐ型のベ
ース領域を形成し、更にこのベース領域にＮ型のエミッ
タ領域を形成して保護素子としてのＮＰＮ型トランジス
タ素子（５）が設けられる。すなわち、共通の島領域が
トランジスタ素子１２）および保護素子としてのトラン
ジスタ素子（５）のコレクタ領域として働く。そして、
トランジスタ素子（２）のベース領域に保護素子として
のトランジスタ素子（５）のエミッタ領域を接続する。

このように、両トランジスタ素子＋２１（５１を接続す
るコトニヨリ、トランジスタ素子ｆ２１（７）ベースー
コレフタ間に保護素子としてのＮＰＮ型トランジスタ素
子（５）のエミッタおよびコレクタが接続される。

尚、ＮＰＮ型トランジスタ素子（５）のベースはオーブ
ンにして、ベースバイアスがかからないように構成され
ている。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板α０）上
にＮ−型のエピタキシャル層（１））が形成され、この
エピタキシャル層（１））をＰ＋型の分離領域ａ２で島
状に分離して島領域０３）が形成される。この島領域α
（８）がＰＮＰ型トランジスタ素子（２）およびＮＰＮ
型トランジスタ素子（５）のコレクタ領域（１３ａ）と
して働く。また、島領域０の底面には、Ｎ＋型の埋め込
み層（１４１が設けられている。そして、島領域Ｑ３１
の表面にベース拡散によりＰ型のベース領域（１５１と
Ｐ型の第２ベース領域（１６１とを形成する。更に′ベ
ース領域ａ９および第２ベース領域ａ０の表面に夫々、
Ｎ＋型のエミッタ領域（１７１（１８１が形成される。

このとき、コレクタ領域（１３ａ）表面にＮ＋型のコレ
クタコンタクト領域ａ９が形成される。またエピタキシ
ャル層（１）１表面には酸化シリコンなどからなる保護
膜醸が形成される。この保護膜＠には各領域に通じるコ
ンタクトホールが形成され、このコンタクトホールを介
して各領域とオーミックコンタクトするアルミニウムな
どからなる電極（２１＋・・・匈）が配設される。尚、
第２図において斜線部はコンタクト部を示す。

而して、島仙域圓（コレクタ領域（１３ａ））、ベース
領域α９、エミッタ領域αＤでＮＰＮ型トランジスタ素
子（２）が構成されると共に、島領域０３１（コレクタ
領域（１３ａ）　）　、第２ベース領域（１の、エミッ
タ領域α＆で保護素子としてのＮＰＮ型トランジスタ素
子（５）が構成される。そして、ベース領域（１６）は
、トランジスタ素子（２）のエミッタ領域（１５１のバ
イアス条件を変えることなく大きくする。

このように、一つの島領域（１３）内にＮＰＮ型トラン
ジスタ素子（２）と保護素子としてのＮＰＮ型トランジ
スタ素子（５）とが形成される。そして、トランジスタ
素子（２）のベース領域（１５１にオーミックコンタク
トしたベース電極ｅυとトランジスタ素子（５）のエミ
ッタ領域０秒にオーミックコンタクトしたエミッタ電Ｉ
Ｎ（２）とが接続される。更に、コレクタ領域（１３ａ
）のコレクタコンタクト領域（１）にはトランジスタ素
子（２）のコレクタ電極（ハ）がオーミックコンタクト
して設けられる。また、島領域（［３１は保護素子とし
てのトランジスタ素子（５）のコレクタ領域（１３ａ）
としても働（ので、コレクタコンタクト領域α９よりコ
レクタ電極（ハ）にて電極を取り出すことにより、トラ
ンジスタ素子（２）のコレクタとトランジスタ素子（５
）のコレクタとが接続されてコレクタの取り出しが行わ
れたことになる。尚、エミッタ電極０ηにはエミッタ電
極ｃ！４）がオーミックコンタクトして電極の取り出し
が行なわれている。また、トランジスタ素子（５）の第
２ベース領域（１６１からは電極の取り出しは行なわず
、ベースをオーブンにしている。

そして、ベース電極（２１）およびコレクタ電極（ハ）
はパッド＋３）ｆ３）にボンディングワイヤｔ６Ｊ（６
）で外部のリード端子（４１（４１に接続され、ＮＰＮ
型トランジスタ素子（２）のベースおよびコレクタが夫
々外部端子に接続される。

而して、ＮＰＮ型トランジスタ素子（２）の外部のリー
ド端子（４）Ｋ接続されるベース−コレクタ間に第１図
に示すように、保護素子としてのＮＰＮ型トランジスタ
素子（５）のエミッタおよびコレクタが並列に接続され
る。

さて、本発明は通常の場合、入力信号は外部のリード端
子（４）からパッド（３）を経てトランジスタ素子（２
）へ送られる。すなわち、保護素子としてのトランジス
タ素子（５）は、トランジスタ素子（５）のベースをオ
ーブンにしているため、トランジスタ素子（５）へは入
力信号は流れない。従って、回路動作に何ら影響を及ぼ
すことはない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）と保護素子としてのＮＰＮ型トラ
ンジスタ素子（５）とでサージ電圧を夫々分担し、両ト
ランジスタ素子（２１（５１が相互してサージ電圧を吸
収する。従って、従来保護素子だけでサージ電圧を吸収
させるのと違って、トランジスタ素子（２１（５１が相
互にサージ電圧を吸収することによりＰＮ接合の接合面
積が実質的に太き（なり、逆方向電圧の耐圧が上昇し、
素子の破壊を防止することができるものである。

そして、トランジスタ素子（２）と保護素子としてのト
ランジスタ素子（５）とは、その静電破壊耐量が同じレ
ベルの素子を用いて、そのサイズが大きい方が望ましい
。これは、一方の素子の静電破壊耐量が他方に比べて小
さい場合には、その素子が破壊してしまうが、双方同一
レベルのものであると、理論的には静電破壊に対して、
破壊耐量も倍になる。

つぎに本発明による半導体集積回路装置（３）とＮＰＮ
型トランジスタ（Ｂｌ、保護素子としてのＮＰＮ型トラ
ンジスタ（０を準備し、夫々外部端子に第４図に示す装
置を用いてサージ電圧を付与し、夫々の破壊電圧を測定
した。

尚、本発明による装置囚はＮＰＮ型トランジスタ素子（
２）部分のベース−コレクタ間のＰＮ接合面積が１３５
０μｄ、保護素子としてのＮＰＮ型トランジスタ素子（
５）部分のベース−エミッタ間のＰＮ接合面積が３００
μゴである。またＮＰＮ型トランジスタ（Ｂｌのベース
−コレクタ間のＰＮ接合面積は１３５０μゴ、８２８ｍ
トランジスタ（０のベース−エミッタ間のＰＮ接合面積
は３００μばである。。

測定は、を源顛からコンデンサ（４１）に充電しておき
、スイッチ（４′ＩＪを切替えることＫより、サージ電
圧を測定する半導体装置（４３１に加え、加える電源電
圧を変化させてその破壊する電圧を測定した。そ　　　
　−の結果を第１表に示す。

第１表 第１表から明らかな如（、本発明によればトランジスタ
素子（２＋と保護素子としてのトランジスタ素子（５）
とが相互にサージ電圧を吸収することにより、従来装置
に比して破壊電圧が向上し、静電破壊を防止できるのが
分る。

（へ）発明の詳細 な説明したよう忙、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができると共に、
一つの島領域に外部端子に接続されるトランジスタ素子
と保護素子としてのトランジスタ素子を形成することに
より集積化を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■細断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・ＰＮＰ型トラ
ンジスタ素子、　（３）・・・パッド、　（４）・・・
リード端子、（５）・・・保護素子としてのＮＰＮ型ト
ランジスタ素子、αα・・・Ｐ型半導体基板、　（１）
）・・・エピタキシャル層、（１３・・・分離領域、　
ａ３・・・島領域、　０り・・・ベース領域、αＧ・・
・第２ベース領域、　（１？）、　ｕ・・・エミッタ領
域、０９・・・コンタクト領域。 出願人　三洋電機株式会社　外１名 代理人　弁理士　　佐　野　静　夫 第１図 第２図 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板内に少なくとも一つのＮＰＮ型トラン
   ジスタ素子を備え、前記トランジスタ素子のベースおよ
   びコレクタを夫々外部端子に接続した半導体集積回路装
   置において、Ｐ型半導体基板上に形成したＮ型エピタキ
   シャル層を分離領域で島状に分離した島領域をコレクタ
   領域とし、この島領域にＰ型のベース領域を形成し、且
   つこのベース領域にＮ型のエミッタ領域を形成して前記
   トランジスタ素子を構成すると共に、前記島領域にＰ型
   の第２ベース領域を形成し、且つこの第２ベース領域に
   Ｎ型のエミッタ領域を形成して保護素子としてのＮＰＮ
   型トランジスタ素子を設け、前記トランジスタ素子のベ
   ース領域に前記保護素子のエミッタ領域を接続すること
   により、前記トランジスタ素子のベース−コレクタ間に
   、前記保護素子としてのトランジスタ素子のエミッタお
   よびコレクタを接続して、前記外部端子間にサージ電圧
   が加わつた場合に、前記両トランジスタ素子が相互して
   サージ電圧を吸収することを特徴とする半導体集積回路
   装置。