JPS60257557A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、このトランジスタ素子（２）
のペースおよびエミッタを夫々パッド（３）を介して外
部のリード端子（４）に接続した半導体集積回路装置が
ある。この種半導体集積回路装置の外部のリード端子（
４）にサージ電圧が加わった場合、ＰＮ接合に逆方向に
大きなバイアスが加わり、その電圧がＰＮ接合の耐圧以
上の電圧であれば、その素子が破壊してしまう。特に、
素子の中でもＰＮ接合面積が小さいベース−エミッタ間
のＰＮ接合に逆方向に大きなバイアスが加わることにな
って、破壊し易い。そこでこの種半導体集積回路装置の
静電破壊を防止する方法として、第６図に示すように、
パッド（３）とベースおよびエミッタとの間に抵抗体（
力を直列に接続して、浮遊容量と抵抗の時定数により、
サージ電圧の波形を滑らかにし、急激なサージ電圧がト
ランジスタ素子に入らないようにする方法がある。しか
しながら、この方法においては、接続する抵抗体（力の
抵抗値が数十から数百オームでは完全な対策とはいえず
、抵抗値が数キロオーム以上必要である。ところが回路
上での位置に数キロオーム以上の抵抗体（力を設けると
、パターン面積が大きくなるばかりか、通常の入力信号
の場合に、抵抗体（力によって、減衰が生じるため、ト
ランジスタの動作点がずれたり１回路定（数が変化する
など回路上支障をきたし好ましくな□ １　い。また、抵抗体（力ＹＮ型半導体領域に形成した
Ｐ型領域で構成した場合、Ｎ型半導体領域とＰ型領域と
の間のＰＮ接合に順方向にサージ電圧が加わるときは破
壊はしないが、逆方向に大きいサージ電圧が加わったと
き、ＰＮ接合の耐圧以上の電圧であれば、抵抗体自体が
破壊してしまう。そこで、半導体基板に擬似的に順方向
動作するトランジスタ構造の素子を被保護回路の入方端
子と並列に接続し、順逆いずれの方向のサージ電圧が入
っても、上記素子が破壊することなくトランジスタとし
て動作させてサージ電圧を吸収するように構成した静電
破壊防止素子がある（特公昭５３−２１８３８号公報に
詳しい。）。しかしながら、この素子においては、通常
の場合においても、入力信号がＮ型ドープ層内ケ経て回
路の入力側に送られるように構成されているため、ドー
プ層の内部抵抗により電圧降下が生じ、前述したような
問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを太きくして
ＰＮ接合面横積大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
と■、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン゛設計上不利である。

（ハ）　発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）　発明の構成 本発明は、Ｐ型半導体基板上に形成されたＮ型エピタキ
シャル層を分離領域で島状に分離して形成した島領域を
コレクタ領域とし、この島領域にＰ型のベース領域を形
成し、且つこのベース領域にＮ型のエミッタ領域を形成
したＮＰＮ型トランジスタ素子を備え、前記トランジス
タ素子のベースおよびエミッタを夫々外部端子に接続し
た半導体集積回路装置において、前記トランジスタ素子
が形成された島領域とは電気的に分離され辷島領域に、
Ｐ型のベース領域を形成し、且つこのベース領域にＮ型
のエミッタ領域を形成すると共に、前記ベース領域とコ
ンタクトする第１電極を設け、且つ前記エミッタ領域お
よび島領域とを接続した第２電極を設けて、コレクタの
エミッタショート型のダイオード素子を形成し、前記ト
ランジスタ素子のベースに前記ダイオード素子の第２電
極を接続すると共に、前記トランジスタ素子のエミッタ
に前記ダイオード素子の第１！極を接続することにより
、前記トランジスタ素子のベース−エミッタ間に前記ダ
イオード素子を逆方向に接続した半導体集積回路装置で
ある。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第４図に従い説
明する。第１図は本究明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図のＡ、−Ｂ線断面図、第４図は第２図の
Ｂ−ｍ線断面図である。

本発明による半導体集積回路装置は第１図に示すように
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびエミッタが夫々パッド（３）を介して外部のリー
ド端子（４）に接続される。また、トランジスタ素子（
２）が形成された島領域とは電気的に分離した島領域に
保護素子としてのコレクタ・エミッタショート型のダイ
オード素子（以下、Ｃ−Ｅショートダイオード素子とい
う。）（５）が設けられる。すなわち、島領域に、Ｐ型
のベース領域を形成し、且つこのベース領域にＮ型のエ
ミッタ領域を形成すると共に、ベース領域とコンタクト
する第１電極を設け、エミッタ領域および島領域とを接
続してコレクターエミッタをショートさせた第２電極を
設けてＣ−Ｅショートダイオード素子（５）が設けられ
る。そして、トランジスタ素子（２）のベースにＣ−Ｅ
ショートダイオード素子（５）の第２電極を接続すると
共に、トランジスタ素子（２）２１１　のエミッタにＣ
−Ｅショートダイオード素子（５）の第１電極が接続さ
れる。このように、トランジスタ素子（２）とＣ−Ｅシ
ョートダイオード素子（５）を接続することにより、ト
ランジスタ素子（２）のベース−エミッタ間に保護素子
としてのＣ−Ｅショートダイオード素子（５）が極性を
逆圧して接続される。

つぎに、本発明の実施例を第２図ないし第４図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板（ＩＩ）
上にＮ−型のエピタキシャル層αυが形成され、このエ
ピタキシャル層（ＩＩ）をＰ　型の分離領域α２で分離
して島領域（１３Ｑ４）が形成される。そして、各島領
域Ｑ３）Ｑ４）の底面にはＮ　型の埋め込み層０９０９
が設ゆられており、島領域（１３がトランジスタ素子（
２）のコレクタ領域（１３ａ）に、島領域０滲が保護素
子としてのＣ−Ｅショートダイオード素子（５）のコレ
クタ領域（１４ａ）となる。島領域（１３１の表面にベ
ース拡散によりＰ型のベース領域（１６）が形成される
と共に、島領域Ｉの表面に同じくＰ型のベース領域（Ｌ
？）が形成される。更に、ベース領域ａ、５（Ｌ７）に
は、夫々エミッタ拡散によりＮ　型のエミッタ領域（Ｉ
Ｓ　（１１が形成される。このとき、コレクタ領域（１
３ａ）（１４ａ）にＮ　型のコレクタコンタクト領域（
２Ｇ（２υが形成される。また、エピタキシャル層（１
υ表面には酸化シリコンなどからなる保護膜（２渇が形
成される。この保護膜（社）には各領域に通じるコンタ
クトホールが形成され、このコンタクトホールを介して
各領域とオーミックコンタクトするアルミニウムなどか
らなる電極（ハ）・・・翰が配設される。

そして、コレクタコンタクト領域（２］）にオーミック
コンタクトした電極とエミッタ領域α９にオーミックコ
ンタクトした電極（２４）とを接続して、コレクタ・エ
ミッタをショートした第２電極（ハ）を設ける。

また、ベース領域（１７）には第１電極（２６）がオー
ミックコンタクトして設けられている。

尚、第２図において、斜線部はコンタクト部を示す。

このように、島領域（１３１にＮＰＮ型トランジスタ・
素子（２）、島領域Ｑ４）罠Ｃ−Ｅショートダイオード
素子（５）が形成される。

而して、トランジスタ素子（２）のベース領域αｅにオ
ーミックコンタクトしたベース電極Ｑ力とＣ−Ｅショー
トダイオード素子（５）の第２電極（ハ）とが接続され
る。また、トランジスタ素子（２）のエミッタ領域ｕ樽
にオーミックコンタクトしたエミッタ電極（至）とＣ−
Ｅショートダイオード素子（５）の第１電極（イ）とが
接続される。尚、コレクタ領域（１３ａ）のコレクタコ
ンタクト領域−にはコレクタ電極−がオーミックコンタ
クトして電極の取り出しが行なわれている。

そして、ベース電極（５）およびエミッタ電極（２）は
パッド（３Ｈ３）に夫々接続され、このパッド（３）（
３）にボンディングワイヤ（６１ｔ６１で外部のリード
端子（４）（４）に接続して、トランジスタ素子（２）
のベースおよびエミッタが夫々外部端子に接続される。

すなわち、トランジスタ素子（２）のベース−エミッタ
間に、第１図に示すようＫ、保護素子としてのＣ−Ｅシ
ョートダイオード素子（５）が極性を逆にして接続され
、外部端子とトランジスタ素子（２）との間にＣ−Ｅシ
ョートダイオード素子（５）が並列に接続される。

さて、本発明は、通常の場合、入力信号は、外部のリー
ド端子（４）からパッド（３）を経てトランジスタ素子
（２）へ送られる。すなわち、Ｃ−Ｅショートダイオー
ド素子（５）は極性を逆にして接続されているので、Ｃ
＝Ｅショートダイオード素子（５）へは入力信号は流れ
ない。従って、回路動作に伺ら影響な及ばさない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）のベース−エミッタ間に加わった
サージエネルギをＣ−Ｅショートダイオード素子（５）
の各ＰＮ接合にある程度逃がし、トランジスタ素子（２
）とＣ−Ｅショートダイオード素子（５）が相互してサ
ージ電圧を吸収する。また、Ｃ−Ｅショートダイオード
素子（５）はトランジスタアクションを行なうので、ダ
イオードの立上り特性が急峻になり、サージ電圧の吸収
が効率よく行なえる。従って、従来保護素子だけでサー
ジ電圧を吸収させるのと違って、トランジスタ素子（２
）とＣ−Ｅショートダイオード素子（５）とが相互にサ
ージ電圧を吸収することにより、ＰＮ接合面積が実質的
に大きくなり、逆方向電圧の耐圧が上昇し、素・：ｆ　
子の破壊を防止することができる。

そして、トランジスタ素子（２）とＣ−Ｅショートダイ
オード素子（５）とは、その静電破壊耐量が同じレベル
の素子を用いて、そのサイズが大きい方が望ましい。こ
れは一方の素子の静電破壊耐量が他方に比べて小さい場
合は、その素子が破壊してしまうが、双方同一レベルの
ものであると、理論的には静電破壊に耐して、破壊耐量
が倍になる。

獅 つぎに本発明による半導体集積回路置囚とＮＰ△ Ｎ型トランジスタ（Ｂ）、Ｃ−Ｅショートダイオード（
Ｑを準備し、夫々の外部端子に第５図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。尚
、本発明による装置囚はトランジスタ素子（２）部分の
ベース−エミッタ間のＰＮ接合面積が３００μゴ、Ｃ−
Ｅショートダイオード素子（５）部分のＰＮ接合面積が
１６５０μゴである。また、ＮＰ、Ｎ型トランジスタ０
３）のベース−エバツタ間のＰＮ接合面積は３００μｍ
、ｃ−Ｅショートダイオード（Ｃ）のＰＮ接合面積は１
６５０μｄである。

１゛ 測定は、電源（４０からコンデンサ（４］）に光電して
おき、スイッチ（ハ）を切替えることにより、サージ電
圧を測定する半導体装置（４艶に加え、加える電源電圧
を変化させてその破壊する電圧を測定した、その結果を
第１表に示す。

第１表 尚、電源電圧は５ｏｏｖまで変化させて測定したので、
上表において８ｏｏｖ以上と記載しているものは、サー
ジ電圧として８００■付与しても素子が破壊しなかった
ことを示す。

第１表から明らかな如く、本発明によれば、トランジス
タ素子（２）とＣ−Ｅショートダイオード素子（５）と
が相互にサージ電圧を吸収することにより、従来装置に
比して破壊電圧が向上し、静電破壊を防止できるのがわ
かる。

また、本発明は、トランジスタ素子と保護素子としての
Ｃ−Ｅショートダイオード素子とを電気的に分離して設
けているので、サイリスク効果などが生じるおそれはな
い。

（へ）　発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して、十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図のＡ−Ｂ線断面図、第４図は第２図のＢ−Ｂ線断
面図である。第５図は静電破壊電圧を測定する装置の回
路図、第６図は従来の半導体集積回路装置の構成を示す
平面図である。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、（４）・・・リード端子、
　（５）・・・Ｃ−Ｅショートダイオード素子、　００
・・・Ｐ型半導体基板、０岬・・エピタキシャル層、　
（１２・・・分離領域、（１，３）Ｑ４１　・・・島領
域、（１３ａＸ１４ａ）　・・・　コレクタ領域、α６
）（１７）・・・ベース領域、　賭ａ９・・・エミッタ
領域、（２０１（２］）・・・コレクタ領域、　（２５
）−・・第２電極、　（２６ｊ・・・第１’！極、　０
７）・・・ベース電極、　０８１・・・エミッタ電極、
（２９・・・コレクタ電極。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　静　夫 ：１１ ｉ’）　ン／　７７５　１３　ンｂ　１４ａ　２１第４
図 第５図 ２ 第６図

Claims (1)

【特許請求の範囲】
1. （１）Ｐ型半導体基板上に形成されたＮ型エピタキシャ
   ル層を分離領域で島状に分離して形成した島領域をコレ
   クタ領域とし、この島領域にＰ型のベース領域を形成し
   、且つこのペース領域にＮ型のエミッタ領域を形成した
   ＮＰＮ型トランジスタ素子を備え、前記トランジスタ素
   子のペースおよびエミッタを夫々外部端子に接続した半
   導体集積回路装置において、前記トランジスタ素子が形
   成された島領域とは電気的に分離された島領域に、Ｐ型
   のベース領域を形成し、且つこのベース領域にＮ型のエ
   ミッタ領域を形成すると共に、前記ベース領域とコンタ
   クトする第１電極を設け、且つ前記エミッタ領域および
   島領域とを接続した第２電極を設けて、コレクタ・エミ
   ッタショート型のダイオード素子を形成し、前記トラン
   ジスタ素子のペースに前記ダイオード素子の第２電極を
   接続すると共に、前記トランジスタ素子のエミッタに前
   記ダイオード素子の第１電極を接続することＫより、前
   記トランジスタ素子のペース−エミッタ間に前記ダイオ
   ード素子を逆方向に接続して、前記外部端子間にサージ
   電圧が加わった場合に、前記トランジスタ素子とダイオ
   ード素子とが相互してサージ電圧を吸収することを特徴
   とする半導体集積回路装置。