JPS60253259A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、トランジスタ素子（２）のベ
ースおよびコレクタを夫々パッド（３）を介して外部の
リード端子（４）Ｋ接続した半導体集積回路装置がある
。この種半導体集積回路装置の静電破壊を防止する方法
として、第５図に示すように、パッド（３）とベースお
よびコレクタとの間に抵抗体（７）を直列に接続して、
浮遊容量と抵抗の時定数によりサージ電圧の波形を滑ら
かにし、急激なサージ電圧がトランジスタ素子に入らな
いようＫする方法がある。しかしながら、この方法にお
いては、接続する抵抗体（７）の抵抗値が数十から数百
オームでは完全な対策とはいえず、抵抗値が数キロオー
ム以上必要である。ところが、回路上この位置に数キロ
オーム以上の抵抗体（７）を設けると、パターン面積が
大きくなるばかりか、通常の入力信号の場合に、抵抗体
（７）によって、減衰が生じるため、トランジスタの動
作点がずれたり、回路定数が変化するなど回路上支障を
きたし好ましくない。また、抵抗体（７）をＮ型半導体
領域に形成したＰ型領域で構成した場合、Ｎ型半導体領
域とＰ型領域との間のＰＮ接合に順方向にサージ電圧が
加わるときは破壊はしないが、逆方向に大きいサージ電
圧が加わったとき、ＰＮ接合の耐圧以上の電圧であれば
、抵抗体自体が破壊してしまう。そこで、半導体基板に
擬似的に順方向動作するトランジスタ構造の素子を被保
護回路の入力端子と並列に接続し、順逆いずれの方向の
サージ電圧が入っても、上記素子が破壊することなくト
ランジスタとして動作させてサージ電圧を吸収するよう
に構成した静電破壊防止素子がある（特公昭５３−２１
８３８号公報に詳しい。）。しかしながら、この素子に
おいては、通常の場合においても、入力信号がＮ型ドー
プ層内を経て回路の入力側に送られるように構成されて
いるため、ドープ層の内部抵抗により電圧降下が生じ、
前述したような問題がある。

また、別の方法としては、外部のリード端子（４１と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ□の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影蕃を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明は、半導体基板内に少なくとも一つのＮＰＮ型ト
ランジスタ素子を備え、前記トランジスタ素子のベース
およびコレクタを夫々外部端子に接続した半導体集積回
路装置において、前記トランジスタ素子が形成された島
領域とは電気的に分離された島領域をコレクタ領域とし
、この島領域ＫＰＷのペース領域を形成し、且つこのベ
ース領域ＫＮ型のエミッタ領域を形成して保護素子とし
てのＮＰＮ型トランジスタ素子を形成すると共Ｋ、前記
トランジスタ素子のベース領域を前記保護素子のエミッ
タ領域に接続し、且つ前記トランジスタ素子のコレクタ
領域を前記保護素子のコレクタ領域に接続することによ
り、前記トランジスタ素子のベース−コレクタ間に、前
記保護素子としてのトランジスタ素子のエミッタおよび
コレクタを接続した半導体集積回路装置である。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図のＩＩＩ−ｍ線断面図である。

本発明による半導体集積回路装置は第１図に示すように
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびコレクタが夫々パッド（３）を介して外部のリー
ド端子（４）Ｋ接続される。また、トランジスタ素子（
２）が形成された島領域とは電気的に分離した島領域に
保護素子としてのＮＰＮ型トランジスタ素子（５）が設
けられる。

そして、トランジスタ素子（２）のペース領域にトラン
ジスタ素子（５）のエミッタ領域を接続すると共に、）
ランジスタ素子（２）のコレクタ領域にトランジスタ素
子（５）のコレクタ領域を接続する。このようにトラン
ジスタ素子（２）（５１を接続することＫより、トラン
ジスタ素子（２）のベース−コレクタ間に保護素子とし
てのトランジスタ素子（５）のエミッタおよびコレクタ
が並列に接続される。

尚、トランジスタ素子（５）のベースはフローディング
圧して、ベースバイアスがかからないように構成されて
いる。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコ／半導体基板（ｌｏｔ
上にＮ−型のエピタキシャル層α１）が形成され、この
エピタキシャル層α１）をＰ＋型の分離領域ａ渇で島状
に分離して島領域α３）α４が形成される。

また、各島領域Ｑ３１（１４）の底面にはＮ＋型の埋め
込み層０劃りが設けられており、島領域Ｑ３）がＮＰＮ
型トランジスタ素子（２）のコレクタ領域（１３ａ）に
、島領域αａが保護素子としてのＮＰＮ型トランジスタ
素子（５）のコレクタ領域（１４ａ）となる。そして、
島領域側０（イ）の表面にベース拡散により、Ｐ型のベ
ース領域Ｑ６）Ｑηが夫々形成される。更に、ベース領
域（１６１αηにエミッタ拡散により、Ｎ＋型のエミッ
タ領域Ｑ８ＩＱ’Ｊが夫々形成される。このとき、コレ
クタ領域（１３ａ）（１４ａ）表面にＮ＋型のコレクタ
コンタクト領域（イ）２＋）が形成される。また、エピ
タキシャル層αｌ）表面には酸化シリコンなどからなる
保護膜Ｑ２１が形成されている。この保護膜（２７Ｊに
は各領域に通じるコンタクトホールが形成され、このコ
ンタクトホールな介して各領域とオーミックコンタクト
するアルミニウムなどからなる電極（ハ）・・・（ハ）
が配設される。尚、第２図において、斜線部はコンタク
ト部を示す。

このように島領域側にＮＰＮ型トランジスタ素子（２）
、島領域Ｉに保護素子としてのＮＰＮ型トランジスタ素
子（５）が形成される。そして、トランジスタ素子（２
）のコレクタコンタクト領域（２１にオーミックコンタ
クトしたコレクタ電極（ハ）とトランジスタ素子（５）
のコレクタコンタクト領域０１）にオーミックコンタク
トしたコレクタ電極Ｑくとが接続される。

また、トランジスタ素子（２）のベース領域（１６）Ｋ
オーミックコンタクトしたベース電極（ハ）とトランジ
スタ素子（５）のエミッタ領域（１９にオーミックコン
タクトしたエミッタ電極（ホ）とが接続される。尚、ト
ランジスタ素子（２）のエミッタ領域ａ８にはベース電
極＆？）がオーミックコンタクトされ電極取り出しを行
っている。またトランジスタ素子（５）のベース領域面
からは電極の取り出しは行わず、ベースを７０−ティン
グにしている。

そして、ペース電極シ団およびコレクタ電極（ハ）はパ
ッド（３Ｈ３）に夫々接続され、このパッド（３１（３
１にボンディングワイヤ＋６）（６１で外部のリード端
子（４）（４）に接続して、トランジスタ素子（２）の
ベースおよびコレクタが夫々外部端子に接続される。す
なわち、トランジスタ素子（２）のベース−コレクタ間
に第１図に示すように保護素子としてのトランジスタ素
子（５）のエミッタおよびコレクタが並列に接続される
。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、保護素子としてのトランジ
スタ素子（５）は、トランジスタ素子（５）のベースを
フローティングにしているため、トランジスタ素子（５
）へは入力信号は流れない。従って、回路動作に何ら影
響を及ぼすことはない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）と保護素子としてのトランジスタ
素子（５）とでサージ電圧を夫々分担し、トランジスタ
素子（２）（５）が相互してサージ電圧を吸収する。従
って、従来保饅素子だけでサージ電圧を吸収させるのと
違って、トランジスタ素子（２１（５１が相互にサージ
電圧を吸収することにより、ＰＮ接合の接合面積が実質
的に大きくなり、逆方向電圧の耐圧が上昇し、素子の破
壊を防止することができるものである。

そして、トランジスタ素子（２）と保護素子としてのト
ランジスタ素子（５）とは、その静電破壊耐量が同じレ
ベルの素子を用いて、そのサイズが大きい方が望ましい
。これは、一方の素子の静電破壊耐量が他方に比べて小
さい場合には、その素子が破壊してしまうが、双方同一
レベルのものであると、理論的には静電破壊に対して破
壊耐量も倍になる。

つぎに本発明による半導体集積回路装置（〜とＮＰＮ型
トランジスタ（至）、保護素子としてのＮＰＮ型トラン
ジスタ（０を準備し、夫々外部端子に第４図に示す装置
を用いてサージ電圧を付与し、夫々の破壊電圧を測定し
た。

尚、本発明による装置（ＡｌはＮＰＮ型トランジスタ素
子（２）部分のベース−コレクタ間のＰＮ接合面積カ１
３５０μｄ１保護素子としてのＮＰＮ型トランジスタ素
子（５）部分のベース−エミッタ間のＰＮ接合面積が３
００μゴである。またＮＰＮ型トランジスタ（Ｂ）のベ
ース−コレクタ間のＰＮ接合面積は１３５０μｍ、ＮＰ
Ｎ型トランジスタ（０のベース−エミッタ間のＰＮ接合
面積は３００μゴである。

測定は、電源−からコンデンサ（４１）に充電しておき
、スイッチ（４２を切替えることにより、サージ電圧を
測定する半導体装置（４３に加え、加える電源電圧を変
化させてその破壊する電圧を測定した。その結果を第１
表に示す。

第１表から明らかな如く、本発明によればトランジスタ
素子（２）と保護素子としてのトランジスタ素子（５）
とが相互にサージ電圧を吸収することにより、従来装置
に比して破壊電圧が向上し、静電破壊を防止できるのが
分る。

また、本発明は、入力トランジスタなどとして用いられ
るトランジスタ素子（２）と保護素子としてのトランジ
スタ素子（５）とを電気的に分離して設けているので、
トランジスタ素子（２）のバイアス条件などにトランジ
スタ素子（５）が影響を及ぼすことはない。従って、ト
ランジスタ素子（２）のＶｓｍなどを精密に制御するこ
とができ、トランジスタ素子（２）とＬｍの立上りの比
をとっているトランジスタ素子が複数個ある場合には、
特に、制御がし易いなどの利点がある。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成ヲ示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、　（５）・・・保護素子としてのトランジスタ素子、
　ＱＯ）・・・半導体基板、α１）・・・エピタキシャ
ル層、０２１・・・分離領域、（１□□□０４）・・・
島領域、（１３ａ）（１４ａ）・・・コレクタ領域、Ｑ
Ｏ）Ｑ７１・・・ベース領域、　０８（ｔｌ・・・エミ
ッタ領域、（２１（２］）・・・コレクタコンタクト領
域。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　靜　夫

Claims (1)

【特許請求の範囲】
1. （１）半導体基板内に少なくとも一つのＮＰＮ型トラン
   ジスタ素子を備え、前記トランジスタ素子のベースおよ
   びコレクタを夫々外部端子に接続した半導体集積回路装
   置において、前記トランジスタ素子が形成された島領域
   とは電気的に分離された島領域をコレクタ領域とし、こ
   の島領域にＰ型のベース領域を形成し、且つこのベース
   領域にＮ型のエミッタ領域を形成して保護素子としての
   ＮＰＮ型トランジスタ素子を形成すると共に、前記トラ
   ンジスタ素子のベース領域を前、記保護素子のエミッタ
   領域に接続し、且つ前記トランジスタ素子のコレクタ領
   域を前記保護素子のコレクタ領域に接続することにより
   、前記トランジスタ素子のベース−コレクタ間に、前記
   保護素子としてのトランジスタ素子のエミッタおよびコ
   レクタを接続して、前記外部端子間にサージ電圧が加わ
   った場合に、前記両トランジスタ素子が相互してサージ
   電圧を吸収することを特徴とする半導体集積回路装置。