JP3459308B2 - Ｅｓｄ入力保護装置 - Google Patents

Ｅｓｄ入力保護装置

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JP3459308B2
JP3459308B2 JP04628395A JP4628395A JP3459308B2 JP 3459308 B2 JP3459308 B2 JP 3459308B2 JP 04628395 A JP04628395 A JP 04628395A JP 4628395 A JP4628395 A JP 4628395A JP 3459308 B2 JP3459308 B2 JP 3459308B2
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    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は静電放電（ＥＳＤ）事象
から集積回路の入力を保護するためのＥＳＤ入力保護装
置に関する。
【０００２】
【従来の技術】集積回路は、伝統的に、ダイオードによ
ってＥＳＤ事象から保護されており、これらのダイオー
ドが集積回路の、基板上に設けられている繊細な回路要
素からエネルギをそらせるようになっている。
【０００３】しかしながら、このような事象に伴う問題
は、それらが極めて急速であり、応答性が十分に速く
て、十分に低い抵抗状態に切り替わってＥＳＤストレス
の下での回路の損傷を防ぐことができる保護ダイオード
を見付け出すのが難しいということである。
【０００４】多くの異なった保護システムが現在使用さ
れているが、これら公知技術のうちの１つでは厚型フィ
ールド・トランジスタ、抵抗器、ダイオードのネットワ
ークを用いており、これはEOS/ESD Symposium Processi
ng, 1987の第２２０頁でH arrisが説明している。
【０００５】Harris装置では、ｐウェルを持つｎ基板の
場合、たとえば、Ｖｄｄに関しての入力ピンでの正のＥ
ＳＤ事象の場合、厚型フィールド・トランジスタのｐウ
ェルは順方向にバイアスされ、したがって、基板に対し
て低い抵抗を持つ。このことはＥＳＤエネルギがＶｄｄ
に安全に消散されたことを意味する。
【０００６】負の事象の場合、電圧は横形コレクタにア
バランシェ破壊が生じるまで上昇する。この時点で、小
電流がコレクタからエミッタの下のベースまで流れ、そ
れによって、エミッタを順方向にバイアスし、ｐ-ウェ
ル、コレクタおよびエミッタで形成される横形バイポー
ラトランジスタにスナップオンする。ひとたびオンとな
ると、トランジスタはエネルギをＶｄｄへ安全に消散さ
せる。このような装置はスナップバック装置として知ら
れている。
【０００７】
【発明が解決しようとする課題】こうして、厚型フィー
ルド・トランジスタが極めて頑丈なのにもかかわらず
（つまり、破壊耐量が大きいにもかかわらず）、ＥＳＤ
インパルスによってオンにされることになる際に有限の
遅延がある。その結果、ＥＳＤ過渡電流の非常に急速な
立ち上がりに応答することができず、これは集積回路の
構成要素への損傷の可能性に通じる。
【０００８】興味のある入力保護回路が米国特許第5,23
7,395号に開示されている。この特許（ｐタイプ基板に
関連して説明されている）は、通常の回路動作中に保護
装置がオンとなるのを防ぐ必要から高いアバランシェ降
伏電圧を有することによって、保護装置のオン時に遅延
が生じる問題に部分的に取り組んでいる。
【０００９】この特許は、電界効果モードで用いてＥＳ
Ｄ電流を放電させるのに用いる薄型電界効果トランジス
タを開示している。
【００１０】しかしながら、この装置は電界効果の意味
でゲートによってオンとしなければならなず、その結
果、電源の急速ランプアップの存在を検知するのに余計
な回路（第３段）が必要となる。この余分な回路は、集
積回路上のスペースが重んじられるときには、装置をよ
り複雑にする。さらに、検知回路および電界効果トラン
ジスタは、厚膜スナップバック装置に組み合わせて急速
応答時間を得ることはできない。
【００１１】
【課題を解決するための手段】上述した問題点を解決す
る本発明のＥＳＤ入力保護装置は、静電放電（ＥＳＤ）
事象から第１導電型の基板を持つモノシリック集積回路
を保護する入力保護装置であって、ＥＳＤストレスの下
でブレークダウンして接点パッド（１）に現れるＥＳＤ
エネルギを消散させるようになっているスナップバック
厚型フィールド・バイポーラトランジスタ装置（３）
と、ＥＳＤストレスの下にブレークダウンするようにな
っているスナップバック薄型フィールド・バイポーラト
ランジスタ装置（４）と、前記接点パッド（１）に前記
薄型フィールド・バイポーラトランジスタ装置（４）を
接続する減衰器抵抗器（６）とからなり、前記薄型フィ
ールド・バイポーラトランジスタ装置（４）が前記厚型
フィールド・バイポーラトランジスタ装置（３）よりも
低いブレークダウン電圧を有し、所与の極性のＥＳＤ事
象の場合に、前記薄型フィールド・バイポーラトランジ
スタ装置（４）が前記厚型フィールド・バイポーラトラ
ンジスタ装置（３）の前にブレークダウンし、前記厚型
フィールド・バイポーラトランジスタ装置（３）の動作
スピードが遅すぎるために応答できないＥＳＤ過渡現象
の急速なエッジを分路することを特徴とするものであ
る。
【００１２】
【作用】本発明によれば、静電放電事象から第１導電タ
イプの基板を持つモノシリック集積回路を保護する入力
回路であって、ＥＳＤストレスの下にブレークダウンし
て接点パッドに現れるＥＳＤエネルギを消散させるよう
になっているスナップバック厚型フィールド・バイポー
ラトランジスタ装置と、ＥＳＤストレスの下にブレーク
ダウンするようになっているスナップバック薄型フィー
ルド・バイポーラトランジスタ装置と、前記接点パッド
に前記薄型フィールド・バイポーラトランジスタ装置を
接続する減衰器抵抗器とからなり、前記薄型フィールド
・バイポーラトランジスタ装置が前記厚型フィールド・
バイポーラトランジスタ装置よりも低いブレークダウン
電圧を有し、所定の極性のＥＳＤ事象の場合に、前記薄
型フィールド・バイポーラトランジスタ装置が前記厚型
フィールド・バイポーラトランジスタ装置の前にブレー
クダウンし、前記厚型フィールド・バイポーラトランジ
スタ装置の応答が遅すぎるＥＳＤ過渡現象の急速な立ち
上がり（立ち下がり）を分路（シャント）することを特
徴とするＥＳＤ入力保護装置を得ることができる。
【００１３】薄型フィールド・バイポーラトランジスタ
装置は薄いゲート酸化物の存在により厚型フィールド・
バイポーラトランジスタ装置よりも低い電圧でブレーク
ダウンする。薄膜酸化物トランジスタ（薄型フィールド
・バイポーラトランジスタ装置）はＥＳＤ事象の急速な
エッジ部分にスナップオンし、分路（シャント）する。
【００１４】次に、薄型フィールド・バイポーラトラン
ジスタ装置は減衰器抵抗器を通して電流を引き、入力パ
ッドで電圧を上昇させ、そのとき、厚型フィールド・バ
イポーラトランジスタ装置がスナップオンする。ＥＳＤ
エネルギの主要部分は厚膜酸化物トランジスタ（厚型フ
ィールド・バイポーラトランジスタ装置）によって分路
される。このトランジスタはよりゆっくりとオンとなる
が、より頑丈（大きな破壊耐量を有するということ）と
なる。
【００１５】本発明は、ｐタイプ、ｎタイプ両方に応用
できる。その場合、当業者には公知の方法で種々のタイ
プおよび極性が決定される。
【００１６】厚型フィールド・バイポーラトランジスタ
装置および薄型フィールド・バイポーラトランジスタ装
置は、通常、基板と反対の導電タイプの別個のウェル内
に形成される。
【００１７】特に望ましい実施例では、トランジスタ
は、スクライブ・リングと組み合ったラテラルコレクタ
を有し、これらがベース・ウエルに重なる。この構成は
個別のラテラルコレクタの必要性をなくす。
【００１８】
【実施例】以下、本発明を添付図面を参照しながら実施
例によってより詳しく説明する。
【００１９】まず図３を参照して、ｎタイプ基板を有す
る集積回路は、その活動回路要素（不図示）の入力部２
に接続した入力結合接点パッド（インプットボンディン
グコンタクトパッド）１を有する。
【００２０】このパッド（入力パッドあるいはＶＳＳパ
ッドであり得る）は厚型フィールド・バイポーラトラン
ジスタ装置（厚型フィールド装置）３および薄型フィー
ルド ・バイポーラトランジスタ装置（薄型フィールド装
置）４と組み合っており、これらは共にスクライブ・リ
ング１４に隣接してダイシングマージン部分に配置さ
れ、それぞれ個別のｐ−ウェル１０、１００内に形成さ
れる。この配置は貴重なダイシング領域を有効利用する
という点で有利である。
【００２１】薄型フィールド装置４は入力回路２に直結
してあり、パッド１はポリシリコン減衰器抵抗器６を介
して接続してある。両装置３、４は共にスナップバック
装置であり、逆バイアスされたときにブレークダウン
し、バイポーラトランジスタ動作を実行する。
【００２２】次に図１を参照して説明する。ここに示す
装置は図３に示す装置とはやや異なった構造のものであ
るが、全体的に同じレイアウトとなっている。
【００２３】厚型フィールド装置３は、ｎチャンネル上
の厚膜酸化物１６ａと、入力パッドまたは接点パッド１
に結合したゲート１５ａとを有するｎチャンネル電界効
果トランジスタ構造を採用している。
【００２４】しかしながら、ゲート１５ａを入力部に結
合してあるため、この電界効果トランジスタ構造は、電
界効果により電気的導通が形成されるという意味におい
て分離されている。
【００２５】このデバイスは、ｎ型基板９内に形成され
たｐウエルベース１０を有する。ｐウエルベース１０内
で、ｐ＋拡散ベースコンタクト１１，ｎ＋拡散エミッタ
１２，ｎ拡散ラテラルトランジスタコレクタ１３が形成
されている。
【００２６】ｎ＋拡散層１４はＶｄｄ（電源電位）に接
続されたスクライブリングを形成し、このスクライブリ
ング１４は、ｎ＋層１２をエミッタとし、ｐウエル１０
をベースとする縦型バイポーラトランジスタのコレクタ
として機能する。
【００２７】厚膜酸化物層１６上に積層された金属入力
層１５はベース接点１１とエミッタ１２の両方に接続し
てあり、それによって、べース・エミッタ接合部を短絡
する。
【００２８】同じ層１５がポリシリコン拡散で形成され
た減衰器抵抗器６（図３）にも直結してある。好ましい
実施例では、この抵抗器６はボンディングパッドと組み
合わされてこの抵抗器への別の接点の必要性を除いてい
る。コレクタ１３は金属コンタクト層１８を経由してＶ
ｄｄに接続してある。
【００２９】入力パッド１上での正のＥＳＤ事象の場
合、ｐウェル１０は、コレクタ１３に対して順方向にバ
イアスされ、ＥＳＤエネルギがラテラルコレクタ１３を
介してＶｄｄに安全に消散させられる。
【００３０】しかしながら、負の事象の場合には、ｐウ
ェル１０は逆バイアスされて、エネルギが直ちに消散さ
れ得ない。その結果、逆電圧が逆バイアスされたコレク
タ・ベース接合部のブレークダウン電圧を超え、アバラ
ンシェ降伏がラテラルコレクタ１３のエッジ１３ａで生
じる。
【００３１】次に、ホール電流Ａ１がエミッタ１２の下
を通ってベース１１へ流れ、エミッタ１２を順方向にバ
イアスする。その結果、バイポーラトランジスタ作用が
エミッタ１２、ラテラルコレクタならびにバーティカル
コレクタ１３、１４それぞれとの間に生じる。
【００３２】こうして生じた電子流Ａ２はＥＳＤエネル
ギを急速に放出する。しかしながら、本来の厚膜スナッ
プバック装置であれば、ＥＳＤ過渡電流の急速立ち上が
りを放電するに十分に急速にアバランシェ降伏が生じる
ことはなく、このような過渡電流が集積回路の繊細な回
路要素を損傷することになる。
【００３３】本発明によれば、入力パッド１は、図２に
示すように、減衰器抵抗器６および金属層１１８を介し
て、別体の薄型フィールド装置４にも接続してあり、こ
の薄型フィールド装置４はそれ自体のｐウェル１００、
拡散ベースコンタクト１１１、拡散エミッタ１１２、ラ
テラルコレクタ１１３および酸化物層１１６を有する。
【００３４】ゲート領域において、この装置は薄膜酸化
物層（薄い酸化膜層）１２０を有し、これにポリシリコ
ン層１２１が重なって、ｎ型基板９中のｐウェル１００
に薄型フィールド装置４を形成している。
【００３５】ｎ＋のＶｄｄスクライブ・リング１４は、
この装置と組み合った縦形トランジスタのためのコレク
タを形成する。
【００３６】ポリシリコン層１２１は金属層１１８と接
触している。この点において、図１に示す、厚膜フィー
ルド酸化物層１６ａを含む厚型フィールド装置３と著し
く相違している。
【００３７】薄型フィールド装置４は図１に示す装置と
類似した要領で作動する。入力パッド１のところに負の
ＥＳＤ事象が生じたとき、ｐウェル１００とラテラルコ
レクタ１１３によって形成されるベース・コレクタ接合
部は逆バイアスされるが、電圧は薄型フィールド・トラ
ンジスタ・コレクタ１１３のブレークダウン電圧（降伏
電圧）まで急速に上昇する。この降伏電圧は、薄型フィ
ールド・ゲートによって生じたより高い電界に起因し
て、厚型フィールド装置３におけるコレクタ１３の降伏
電圧よりもかなり低い。
【００３８】こうして生じたホール電流Ａ３は、エミッ
タ拡散部１１２の直下のｐウェル・ベース１００を通っ
て流れ、ベースコンタクト１１１を経て金属層１１８に
流れ、エミッタ１１２を順バイアスする。
【００３９】これによって、ラテラルコレクタ１１３お
よびスクライブ・リング１４（縦形トランジスタのコレ
クタとして作用する）によって構成される横形（ラテラ
ル）ならびに縦形（バーティカル）のトランジスタがオ
ンする。
【００４０】これによって、縦形、横形の両トランジス
タは低抵抗状態にスナップし、減衰器抵抗器６を通して
電流を引き込み、それによって、厚型フィールド装置３
の応答が遅すぎるＥＳＤ過渡電流の急速立ち上がり（立
ち下がり）を除去するという効果を有する。こうして生
じた電子流が図２に矢印Ａ４で示してある。
【００４１】一方、厚型フィールド装置３は、よりゆっ
くりとではあるが同様の要領で作用してオンとなり、エ
ネルギの主要部分を基板に導くことができるようにな
る。
【００４２】特に有用な実施例は、ｐウェル・ベースに
ｎ＋スクライブ・リングを重ね、別体の横型コレクタの
必要性を除くことによって両装置の長さを短くするよう
になっている。（この実施例は図３に示してある）。ま
た、図１０ならびに図１１にそのような構造の要部の断
面図が示されている。
【００４３】本発明では、上述の実施例に限定されるこ
となく、例えば、図４〜図１１に示すように種々に変形
が可能である。
【００４４】例えば、図４から図１１に示す変形例で
は、厚型フィールド装置および薄型フィールド装置の両
装置のためのエミッタ・ベースを短絡したバイポーラト
ランジスタの作用に依存する基本的なターンオン機構か
ら逸脱することなく、厚型フィールド・ダイオードおよ
び薄型フィールド・ダイオードの性能を改善することが
できる。
【００４５】いずれの装置の安定性およびオン抵抗は、
電流方向におけるエミッタの長さを変化させることによ
って改善することができる。このような実施例のいくつ
かが図４から図１１に示してある。
【００４６】たとえば、図４において、ｐタイプ基板２
０９は、ｎ型ウェル２１０と、ｐ＋エミッタ２１２と、
ｎ＋ベースコンタクト２１１とを有する。
【００４７】図４に示す実施例は、ｐタイプ基板を持っ
ているので、ＶＳＳ配線がｐ＋スクライブ・リング２１
４に接続される。
【００４８】この装置は、図１に示す装置と同様の要領
で作動するが、ただし、電子およびホールの流れは反対
の導電タイプの半導体を使用していることによって逆に
なる。
【００４９】図５に示す装置は図２に示す装置と同様で
あるが、反対の導電タイプである。この装置は、ｐタイ
プ基板２０９と、ｎ型ウェル２００と、ｎ＋ベースコン
タクト３１１と、拡散エミッタ３１２と、薄膜酸化物層
３２０と、ポリシリコン層３２１と、ｐ＋ラテラルコレ
クタ３１３と、ＶＳＳ配線３０５と、ｐ＋スクライブ・
リング３１４とを有する。
【００５０】この装置は図２に示す装置と同様の要領で
作動するが、電子およびホールの流れは逆である。
【００５１】図６は、ｐウェルのないｎ型基板９のため
の厚型フィールド装置を示している。ｎ＋のＶＳＳスク
ライブ・リング４１４は、ｐ＋エミッタ４１２に隣接し
て位置し、ｎ＋ベースのコンタクトとしても機能する。
【００５２】この装置は厚膜酸化物層４１６と、金属コ
ンタクト層（金属層）４１５と、ｐ＋ラテラルコレクタ
４１３とを有する。この装置は図１に示す装置と同様の
要領で作動するが、ｎタイプ基板はウェルとして作用す
る。
【００５３】正のＥＳＤ事象の場合、ラテラルコレクタ
４１３は順方向バイアスされ、ＥＳＤエネルギは安全に
消散させられ得る。
【００５４】負の事象の場合には、ラテラルコレクタ４
１３のエッジ４１３ａのところにアバランシェ降伏が生
じ、スクライブ・リング５１４へのホール電流を生じさ
せ、これがエミッタ４１２およびラテラルコレクタ４１
３によって形成された横形バイポーラトランジスタをオ
ンにする。
【００５５】図７はｐウェルのないｎ型基板９のための
薄型フィールド装置を示している。
【００５６】この装置は図２を参照しながら説明した装
置と同様であるが、図５の実施例の場合と同様に、ｐウ
ェルがないことにより、エミッタおよびラテラルコレク
タの導電タイプは必然的に逆となっている。
【００５７】図８、９は図６、７と同様であるが、ｐタ
イプ基板用である。
【００５８】図１０はｐウェル１０および、スクライブ
・リング１４と一体化されたラテラルコレクタ１３とを
有するｎタイプ基板用の厚型フィールド装置を示してい
る。
【００５９】図１０に示す装置では、アバランシェブレ
ークダウン（降伏）がコレクタ１３ａに生じた後にスナ
ップバック作用が生じる。ホール電流Ａ１はエミッタ１
２の下に流れ、それを順バイアスし、その結果、それぞ
れエミッタ１２、ラテラルコレクタ１３、スクライブ・
リング１４間に形成された横形、縦形バイポーラトラン
ジスタをオンにする。
【００６０】図１１は図１０と同様の、一体化されたラ
テラルコレクタ１１３を持つ薄型フィールド装置を示し
ている。
【００６１】図１２、１３は図１０、１１と同様の装置
を示しているが、これはｐタイプ基板におけるｎウェル
用である。動作モードは同様であるが、導電性、電子流
およびホール流は逆である。
【００６２】この一体化されたコレクタ構造は、別体の
ラテラルコレクタの必要がないので、特に有利な構造で
ある。
【００６３】厚型フィールド装置および薄型フィールド
装置は当業者に公知の標準の技術に従って作ることがで
きる。しかしながら、薄型フィールド装置の絶縁層とし
ては、ゲート絶縁膜を用いると都合が良い。
【００６４】厚型フィールド、薄型フィールドなる用語
は、半導体分野では当業者にとって意味が明瞭な周知の
用語である。
【００６５】代表的には、薄膜層の厚みは３００オング
ストロームのオーダーであり、厚膜層は１ミクロンのオ
ーダーである。
【００６６】上記の特徴は、０．８μｍのＶＬＳＩ回路
で動作させることを意図し、実験したものであるが、他
の回路寸法も使用できる。
【００６７】本発明による入力構造は十分に小さく、し
たがって、ボンディングパッドとダイシングのエッジ部
分との間において、ボンディングパッドの背後のスクラ
イブマージンの領域に十分に形成することができる。し
たがって、貴重なダイシング領域を有効に利用できる。
また、本発明におけるアクティブな拡散層は、本来の集
積回路（内部回路）から遠く隔たっているため、ラッチ
アップが生じる危険性が低減される。
【００６８】以上、本発明の内容を説明した。以下、理
解の容易のために、その特徴的な技術を図１４，図１５
に例示される補足説明のための図を用いて再度、説明す
ることにする。
【００６９】図１４は図１の厚型フィールド装置におけ
るデバイス動作を回路的に補足説明するための図であ
る。
【００７０】ｐウエル１０内には、ダイオードＤ１，ｐ
ウエルの内部抵抗（ベース抵抗）Ｒと、ベース・エミッ
タショートのトランジスタ（ダイオード）Ｑとが構成さ
れている。
【００７１】トランジスタＱは、より具体的には、コレ
クタ１３を構成要素とするラテラルＮＰＮトランジスタ
Ｑ１と、コレクタ１４を構成要素とするバーティカルＮ
ＰＮトランジスタＱ２とで構成されている。
【００７２】図１において、負のサージパルス（静電パ
ルス）がボンディングパッド１に入力されると、ゲート
部分の電極１５ａの直下の酸化膜を介して電界が強ま
り、Ｎ＋拡散層（ラテラルコレクタ）１３の空乏層は、
基板の表面部分で湾曲して部分的に空乏層の幅が狭くな
る。
【００７３】したがって、この部分の電界は強まり急速
に高いブレークダウン電圧となる。したがって、この部
分でツェナーブレークダウンが生じ、この結果、逆電流
（小電流）が流れる。この逆電流とｐウエルのデバイス
抵抗によって生じる電圧降下によってトランジスタＱの
ベース・エミッタ間が順バイアスされ、トランジスタＱ
がトランジスタ動作を行い、増幅された電流が負のサー
ジパルスを急速に補償（吸収）する。
【００７４】上述の動作は、厚型フィールド装置（厚膜
保護デバイス）３ならびに、薄型フィールド装置（薄膜
保護デバイス）４に共通しているが、図２に示されるよ
うに、薄型フィールド装置４の場合は、図１の厚型フィ
ールド装置３に比べて薄いゲート酸化膜１２０を使用し
ていることから電界がより強く、したがって、表面部に
おける空乏層の湾曲効果が大きく、したがって、厚型フ
ィールド装置よりも、より速くブレークダウン電圧に達
して、ダイオードの降伏がより迅速に行われるようにな
っている。したがって、サージパルスの鋭い立ち上がり
（立ち下がり）部分に対しては、この薄型フィールド装
置が的確に迅速に対応して素子の破壊を防止する。
【００７５】そのような薄型フィールド装置の動作と並
行して、高い電流補償能力をもつ厚型フィールド装置３
が動作し、サージの大部分を補償（吸収）する。
【００７６】つまり、厚膜保護デバイス３ならびに薄膜
保護デバイス４が協同して、静電入力を効果的に消散す
るということである。
【００７７】図１５は、図１，図２ならびに図３に示さ
れる本発明の装置における、主要な回路構成ならびに回
路動作を説明するための図である。
【００７８】図１５中で、ＩＲＥＶはダイオードＤ１の
ブレークダウンによって生じる小電流（逆電流）であ
り、ＩＱはトランジスタＱ（Ｑ１，Ｑ２）のエミッタ電
流である。また、Ｍ１は、上述したダイオードＤ１のブ
レークダウンを速めるために等価的に存在するＭＯＳト
ランジスタである。
【００７９】図１５中で、参照番号６はポリシリコンか
らなる減衰抵抗であり、サージの波形を鈍らせ、薄型フ
ィールド装置４における薄い酸化膜１２０を破壊から保
護する働きをする。
【００８０】図３のレイアウトにおいて、ボンディング
パッド１の直下には下地のフィールド酸化膜（不図示）
を破壊から保護するために緩衝材としてポリシリコンが
敷かれており、このポリシリコンを引き出して減衰抵抗
６とすることにより、ボンディングパッドと減衰抵抗６
とのコンタクト形成が不要となる。
【００８１】また、本発明の入力保護装置は、スクライ
ブエリアに形成されているため、デッドスペースの有効
利用が図れる共に、チップ面積の増大を招かず、したが
って超高集積のＩＣに有効に適用できる。さらに、入力
保護回路が正規の内部回路から離れているために寄生サ
イリスタが構成されず、したがって、ラッチアップが生
じる危険性が低減される。
【００８２】また、図３のレイアウトでは、図１０，図
１１に示されるような、スクライブリングをｐウエルに
重ね、スクライブリングとラテラルコレクタとを一体化
した構成を採用しているため、さらなる省スペース化が
可能である。
【００８３】
【発明の効果】以上説明したように、本発明によれば、
モノシリック集積回路の入力部をＥＳＤ（静電放電）事
象から保護する簡単な構造の入力回路を提供できる。
【００８４】ＥＳＤ事象からモノシリック集積回路を保
護する装置は、ＥＳＤストレスの下で降伏してＥＳＤエ
ネルギを消散させるようになっている主厚型フィールド
・バイポーラトランジスタと、ＥＳＤストレスの下で降
伏するようになっている主薄型フィールド・バイポーラ
トランジスタと、減衰器抵抗器とを包含する。薄型フィ
ールド・バイポーラトランジスタは厚型フィールド・バ
イポーラトランジスタよりも低い降伏電圧を有し、それ
によって、所与の極性のＥＳＤ事象のときに、薄型フィ
ールド・バイポーラトランジスタが厚型フィールド・バ
イポーラトランジスタの前に降伏する。ＥＳＤ事象電流
の間、薄型フィールド装置はＥＳＤ過渡電流の急速なエ
ッジ（立ち上がり，立ち下がり）に急速に応答して厚型
フィールド装置の応答が遅すぎる電流を分路（シャン
ト）する。これにより、微細な集積回路を、静電破壊か
ら効果的に保護することができる。
【００８５】
【図面の簡単な説明】
【図１】 別体のラテラルコレクタを有するｎ基板のた
めの厚型フィールド保護ダイオードを通る断面図であ
る。
【図２】 別体のラテラルコレクタを有するｎ基板のた
めの薄型フィールド保護ダイオードを通る断面図であ
る。
【図３】 本発明による保護装置の好ましいレイアウト
を示す、集積回路の入力部の平面図である。
【図４】 ｎウェルを備えたｐ基板のための厚型フィー
ルド装置の断面図である。
【図５】 ｎウェルを備えたｎ基板のための薄型フィー
ルド装置の断面図である。
【図６】 ｐウェルのないｎ基板用の厚型フィールド装
置の断面図である。
【図７】 ｐウェルのないｎ基板のための薄型フィール
ド装置の断面図である。
【図８】 ｎウェルのないｐ基板用の厚型フィールド装
置の断面図である。
【図９】 ｎウェルのないｐ基板用の薄型フィールド装
置の断面図である。
【図１０】 ｐウェルならびに一体化されたラテラルコ
レクタを備えたｎ基板用の厚型フィールド装置の断面図
である。
【図１１】 ｐウェルならびに一体化されたラテラルコ
レクタを備えたｎ基板用の薄型フィールド装置の断面図
である。
【図１２】 ｎウェルならびに一体化されたラテラルコ
レクタを備えたｐ基板用の厚型フィールド装置の断面図
である。
【図１３】 ｎウェルならびに一体化されたラテラルコ
レクタを備えたｐ基板用の薄型フィールド装置である。
【図１４】 図１のデバイスの動作をより具体的に、補
足説明するための断面図である。
【図１５】 図１，図２，図３に示される本発明の装置
における、要部の回路構成ならびに回路動作を説明する
ための図である。
【符号の説明】
１ ボンディングパッド ２ 入力部 ３ 厚型フィールド・バイポーラトランジスタ装置（厚
膜保護デバイス） ４ 薄型フィールド・バイポーラトランジスタ装置（薄
膜保護デバイス） ５ Ｖｄｄ電源配線 ６ 減衰器抵抗器 ９ ｎサブストレート １０ ｐウェル（ベース） １１ ベースコンタクト １２ エミッタ １３ ラテラルコレクタ １３ａ アバランシェ領域 １４ スクライブ・リング １５ 金属入力層 １５ａ ゲート領域における金属層 １６ 酸化膜 １６ａ 厚型フィールド・バイポーラトランジスタ装置
における、ゲート領域の厚い酸化膜 １８ Ｖｄｄ電源配線（電気的には参照番号５と同じ配
線である） １００ ｐウェル（１０と別個に設けられているｐウエ
ル） １１０ ｐウェル（図１の実施例における参照番号１０
に対応するｐウエル） １１１ ベースコンタクト １１２ エミッタ １１３ ラテラルコレクタ １１６ 酸化物層 １１８ 金属層 １２０ 薄い酸化膜（ゲート絶縁膜） １２１ ポリシリコン層（ゲートポリシリコン） ２１１ ベースコンタクト（図１の実施例における参照
番号１１と区別するために２００番台の参照番号として
いる。３００番台，４００番台の参照番号も同様に、実
施例間の区別を行うためのものであり、内容的には同等
物である。他の番号についても、同様の関係が成立す
る） Ａ１ ホール電流 Ａ２ 電子電流

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 静電放電（ＥＳＤ）事象から第１導電型
    の基板を持つモノシリック集積回路を保護する入力保護
    装置であって、ＥＳＤストレスの下でブレークダウンし
    て接点パッド（１）に現れるＥＳＤエネルギを消散させ
    るようになっているスナップバック厚型フィールド・バ
    イポーラトランジスタ装置（３）と、ＥＳＤストレスの
    下にブレークダウンするようになっているスナップバッ
    ク薄型フィールド・バイポーラトランジスタ装置（４）
    と、前記接点パッド（１）に前記薄型フィールド・バイ
    ポーラトランジスタ装置（４）を接続する減衰器抵抗器
    （６）とからなり、前記薄型フィールド・バイポーラト
    ランジスタ装置（４）が前記厚型フィールド・バイポー
    ラトランジスタ装置（３）よりも低いブレークダウン電
    圧を有し、所与の極性のＥＳＤ事象の場合に、前記薄型
    フィールド・バイポーラトランジスタ装置（４）が前記
    厚型フィールド・バイポーラトランジスタ装置（３）の
    前にブレークダウンし、前記厚型フィールド・バイポー
    ラトランジスタ装置（３）の動作が遅すぎるために応答
    できないＥＳＤ過渡現象の急速なエッジを分路すること
    を特徴とするＥＳＤ入力保護装置。
  2. 【請求項２】 請求項１において、 前記減衰器抵抗器（６）が前記接点パッド（１）と一体
    であり、それによって、前記接点パッド（１）への別個
    の接点の必要性をなくしたことを特徴とするＥＳＤ入力
    保護装置。
  3. 【請求項３】 請求項２において、 前記減衰器抵抗器（６）がポリシリコンを包含すること
    を特徴とするＥＳＤ入力保護装置。
  4. 【請求項４】 請求項１において、 前記厚型フィールド・バイポーラトランジスタ装置
    （３）および前記薄型フィールド・バイポーラトランジ
    スタ装置（４）の各々が縦形、横形トランジスタを包含
    し、前記 厚型フィールド・バイポーラトランジスタ装置
    （３）および前記薄型フィ ールド・バイポーラトランジ
    スタ装置（４）が横形トランジスタのブレークダウン後
    の小電流によってオンとされることを特徴とするＥＳＤ
    入力保護装置。
  5. 【請求項５】 請求項４において、 前記縦形、横形トランジスタのためのコレクタと組み合
    わされる拡張スクライブ・リング（１４）を包含するこ
    とを特徴とするＥＳＤ入力保護装置。
  6. 【請求項６】 請求項１において、 前記厚型フィールド・バイポーラトランジスタ装置
    （３）および前記薄型フィールド・バイポーラトランジ
    スタ装置（４）が前記集積回路のスクライブエリアに設
    置してあってスペースを節約し、ラッチアップを減らす
    ようになっていることを特徴とするＥＳＤ入力保護装
    置。
  7. 【請求項７】 請求項１において、 前記集積回路が第１導電タイプの基板を有し、前記厚型
    フィールド・バイポーラトランジスタ装置（３）および
    前記薄型フィールド・バイポーラトランジスタ装置
    （４）が第２導電タイプの別個のウェル内に形成してあ
    ることを特徴とするＥＳＤ入力保護装置。
  8. 【請求項８】 請求項１において、 前記厚型フィールド・バイポーラトランジスタ装置
    （３）および前記薄型フィールド・バイポーラトランジ
    スタ装置（４）の活性領域が基板内に直接形成してある
    ことを特徴とするＥＳＤ入力保護装置。
  9. 【請求項９】 請求項１において、前記 薄型フィールド・バイポーラトランジスタ装置
    （４）が酸化物の薄膜に重なるポリシリコン層からなる
    ゲート領域を包含し、前記ポリシリコン層が前記減衰器
    抵抗器（６）に接続した金属層と接続していることを特
    徴とするＥＳＤ入力保護装置。
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