JP5586819B2 - 半導体装置 - Google Patents
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Description
本発明の第2の視点においては、半導体装置において、第1の外部端子と第2の外部端子との間に、第1の閾値電圧を有する第1のMOSトランジスタと、前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のMOSトランジスタとを並列に接続して構成された静電気保護回路を有し、前記第1のMOSトランジスタのゲート電極、及び、前記第2のMOSトランジスタのゲート電極は、前記第2の外部端子と電気的に接続され、前記第1のMOSトランジスタのチャネルの導電型は、前記第2のMOSトランジスタのチャネルの導電型と同じであり、前記第1の外部端子に印加された静電気ストレスは、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタの両方を通じて前記第2の外部端子に放電され、前記第2のMOSトランジスタにおけるゲート絶縁膜の膜厚は、前記第1のMOSトランジスタにおけるゲート絶縁膜の膜厚よりも薄く、前記第1の外部端子は、前記第2の外部端子よりも高い電圧であることを特徴とする。
本発明の第3の視点においては、半導体装置において、第1の閾値電圧を有する第1のMOSトランジスタと、前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のMOSトランジスタと、電源端子と接地端子との間に接続されるとともに前記第1のMOSトランジスタと前記第2のMOSトランジスタとを並列に接続して構成された静電気保護回路と、前記電源端子と前記接地端子との間にて前記静電気保護回路と並列に接続されるとともに複数の第3のMOSトランジスタを備える内部回路と、を備え、前記第1のMOSトランジスタのゲート電極、及び、前記第2のMOSトランジスタのゲート電極は、前記電源端子及び前記接地端子の一方と電気的に接続され、前記第1のMOSトランジスタのチャネルの導電型は、前記第2のMOSトランジスタのチャネルの導電型と同じであり、前記電源端子及び前記接地端子の他方に印加された静電気ストレスは、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタの両方を通じて前記電源端子及び前記接地端子の前記一方に放電され、前記第2のMOSトランジスタにおけるゲート絶縁膜の膜厚は、前記第1のMOSトランジスタにおけるゲート絶縁膜の膜厚よりも薄いことを特徴とする。
本発明の実施形態1に係る半導体装置について図面を用いて説明する。図1は、本発明の実施形態1に係る半導体装置の構成を模式的に示した図面であり、(A)は回路図、(B)は静電気保護回路における部分断面図である。
本発明の実施形態2に係る半導体装置について図面を用いて説明する。図3は、本発明の実施形態2に係る半導体装置の構成を模式的に示した図面であり、(A)は回路図、(B)は静電気保護回路における部分平面図、(C)はX−X´間の部分断面図である。
本発明の実施形態3に係る半導体装置について図面を用いて説明する。図5は、本発明の実施形態3に係る半導体装置の構成を模式的に示した部分断面図である。
本発明の実施形態4に係る半導体装置について図面を用いて説明する。図6は、本発明の実施形態4に係る半導体装置の構成を模式的に示した図面であり、(A)は静電気保護回路における部分平面図、(B)はY−Y´間の部分断面図である。
本発明の実施形態5に係る半導体装置について図面を用いて説明する。図7は、本発明の実施形態5に係る半導体装置の構成を模式的に示した回路図である。
本発明の実施形態6に係る半導体装置について図面を用いて説明する。図8は、本発明の実施形態6に係る半導体装置の構成を模式的に示した回路図である。
1a Nウェル
1b Pウェル
2、2a、2b、2c、2d 素子分離領域
3 第1ゲート絶縁膜
3a 開口部
4 第2ゲート絶縁膜
5a、5c 第1ゲート電極
5b、5d 第2ゲート電極
7a、7b、7c、7d N型不純物領域
8a、8b、8c、8d、8e、8f、8g N型不純物領域
9a、9b、9c、9d、9e、9f、9g、9h ビア
10 層間絶縁膜
11a、11b、11c P型不純物領域
12a、12b、12c、12d、12e ビア
12f、12g、12h、12i、12j ビア
13a、13b、13c、13d、13e、13f、13g N型不純物領域
Q 静電気保護回路
Q1、Q11、Q12 NMOSトランジスタ(厚膜型)
Q2、Q21、Q22 NMOSトランジスタ(薄膜型)
Q3 PMOSトランジスタ
Q4 内部回路
Q5、51、52 NMOSトランジスタ
VDD 電源配線
GND 接地配線
VDD1 第1電源配線
VDD2 第2電源配線
SIG 信号配線
N1 電源端子(第1電源端子)
N2 接地端子
N3 第2電源端子
N4 信号端子
Claims (28)
- 第1の電圧が印加される第1の端子と、
前記第1の電圧と異なる第2の電圧が印加される第2の端子と、
ドレイン電極が前記第1の端子に接続されるとともに、ソース電極およびゲート電極が前記第2の端子に接続され、第1の閾値電圧を有し、かつ、第1のチャネル長を有する第1のMOSトランジスタと、
ドレイン電極が前記第1のMOSトランジスタのドレイン電極と同電位となるように前記第1の端子に接続されるとともに、ソース電極およびゲート電極が前記第1のMOSトランジスタのソース電極およびゲート電極と同電位となるように前記第2の端子に接続され、前記第1の閾値電圧よりも高い第2の閾値電圧を有し、かつ、前記第1のチャネル長と同じかそれよりも小さい第2のチャネル長を有する第2のMOSトランジスタと、を有し、
前記第1の電圧は、前記第2の電圧よりも高い電圧であり、
前記第1のMOSトランジスタのゲート絶縁膜の膜厚は、前記第2のMOSトランジスタのゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。 - 前記第1の端子と、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタのそれぞれの前記ドレイン電極とは、抵抗素子を介さずに接続されていることを特徴とする請求項1記載の半導体装置。
- 前記第1のMOSトランジスタのチャネル領域と、前記第2のMOSトランジスタのチャネル領域とは同一の半導体領域に含まれることを特徴とする請求項1又は2記載の半導体装置。
- 前記第2の電圧は接地電位であることを特徴とする請求項1乃至3のいずれか一に記載の半導体装置。
- 前記第1のMOSトランジスタおよび前記第2のMOSトランジスタはNチャネル型のMOSトランジスタであることを特徴とする請求項4記載の半導体装置。
- ソース電極が前記第1の端子に接続されたPMOSトランジスタと、ソース電極が前記第2の端子に接続されたNMOSトランジスタと、を含む内部回路であって、互いのドレイン電極が接続された前記PMOSトランジスタおよび前記NMOSトランジスタを含む内部回路を更に有することを特徴とする請求項4又は5記載の半導体装置。
- 前記第1のMOSトランジスタおよび前記第2のMOSトランジスタのチャネル領域は、前記第2の端子に接続されていることを特徴とする請求項4乃至6のいずれか一に記載の半導体装置。
- 前記第1の電圧よりも高い第3の電圧が印加される第3の端子と、
ドレイン電極が前記第1の端子に接続され、ソース電極およびゲート電極が前記第3の端子に接続された第3のMOSトランジスタと、を更に有することを特徴とする請求項4乃至7のいずれか一に記載の半導体装置。 - 前記第3のMOSトランジスタはPチャネル型のMOSトランジスタであることを特徴とする請求項8記載の半導体装置。
- 第1の外部端子と第2の外部端子との間に、第1の閾値電圧を有する第1のMOSトランジスタと、前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のMOSトランジスタとを並列に接続して構成された静電気保護回路を有し、
前記第1のMOSトランジスタのゲート電極、及び、前記第2のMOSトランジスタのゲート電極は、前記第2の外部端子と電気的に接続され、
前記第1のMOSトランジスタのチャネルの導電型は、前記第2のMOSトランジスタのチャネルの導電型と同じであり、
前記第1の外部端子に印加された静電気ストレスは、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタの両方を通じて前記第2の外部端子に放電され、
前記第2のMOSトランジスタにおけるゲート絶縁膜の膜厚は、前記第1のMOSトランジスタにおけるゲート絶縁膜の膜厚よりも薄く、
前記第1の外部端子は、前記第2の外部端子よりも高い電圧であることを特徴とする半導体装置。 - 前記第1のMOSトランジスタと前記第2のMOSトランジスタとは、同一基板上に形成されていることを特徴とする請求項10記載の半導体装置。
- 前記第1の外部端子は、電源端子、入力信号端子、及びデータ出力端子のいずれか一つであり、
前記第2の外部端子は、接地端子であることを特徴とする請求項10又は11記載の半導体装置。 - 前記第1の外部端子及び前記第2の外部端子以外の第3の外部端子を有し、
前記第1の外部端子と前記第3の外部端子の間に他の静電気保護回路が接続されていることを特徴とする請求項12記載の半導体装置。 - 前記第1のMOSトランジスタ及び前記第2のMOSトランジスタは、NMOSトランジスタであり、
前記他の静電気保護回路は、PMOSトランジスタであることを特徴とする請求項13記載の半導体装置。 - 前記第1のMOSトランジスタのソースとドレインの一方を前記第1の外部端子に接続し、
前記第2のMOSトランジスタのソースとドレインの一方を前記第1の外部端子に接続し、
前記第1のMOSトランジスタのソースとドレインの他方および前記ゲート電極を前記第2の外部端子に接続し、
前記第2のMOSトランジスタのソースとドレインの他方および前記ゲート電極を前記第2の外部端子に接続し、
前記第1のMOSトランジスタの前記チャネル及び前記第2のMOSトランジスタの前記チャネルを構成する基板又はウェルを前記第2の外部端子に接続したことを特徴とする請求項12記載の半導体装置。 - 前記第1のMOSトランジスタの前記チャネル、及び、前記第2のMOSトランジスタの前記チャネルは、ウェルに形成され、
前記ウェルは、前記第2の外部端子に接続されることを特徴とする請求項15記載の半導体装置。 - 前記第1のMOSトランジスタと前記第2のMOSトランジスタは隣り合い、
前記第1のMOSトランジスタのソースとドレインの一方と前記第2のMOSトランジスタのソースとドレインの一方が共通していることを特徴とする請求項10記載の半導体装置。 - 前記第1のMOSトランジスタと前記第2のMOSトランジスタは隣り合い、
前記第1のMOSトランジスタのソースとドレインの一方と前記第2のMOSトランジスタのソースとドレインの一方とを分離する素子分離領域を有することを特徴とする請求項10記載の半導体装置。 - 第1の閾値電圧を有する第1のMOSトランジスタと、
前記第1の閾値電圧よりも低い第2の閾値電圧を有する第2のMOSトランジスタと、
電源端子と接地端子との間に接続されるとともに前記第1のMOSトランジスタと前記第2のMOSトランジスタとを並列に接続して構成された静電気保護回路と、
前記電源端子と前記接地端子との間にて前記静電気保護回路と並列に接続されるとともに複数の第3のMOSトランジスタを備える内部回路と、
を備え、
前記第1のMOSトランジスタのゲート電極、及び、前記第2のMOSトランジスタのゲート電極は、前記電源端子及び前記接地端子の一方と電気的に接続され、
前記第1のMOSトランジスタのチャネルの導電型は、前記第2のMOSトランジスタのチャネルの導電型と同じであり、
前記電源端子及び前記接地端子の他方に印加された静電気ストレスは、前記第1のMOSトランジスタ及び前記第2のMOSトランジスタの両方を通じて前記電源端子及び前記接地端子の前記一方に放電され、
前記第2のMOSトランジスタにおけるゲート絶縁膜の膜厚は、前記第1のMOSトランジスタにおけるゲート絶縁膜の膜厚よりも薄いことを特徴とする半導体装置。 - 前記第2の外部端子は、接地端子であることを特徴とする請求項10記載の半導体装置。
- 前記第1のMOSトランジスタの寸法は、前記第2のMOSトランジスタの寸法と同じであることを特徴とする請求項10又は19記載の半導体装置。
- 前記第2の外部端子は、接地配線(GND)の一端に設けられ、
前記第1の外部端子は、電源配線(VDD)の一端に設けられることを特徴とする請求項10記載の半導体装置。 - 前記第1のMOSトランジスタの前記チャネルは、P型のチャネルを備え、
前記第2のMOSトランジスタの前記チャネルは、P型のチャネルを備えることを特徴とする請求項10記載の半導体装置。 - 前記第1のMOSトランジスタの前記ゲート絶縁膜は、前記第1のMOSトランジスタの前記チャネル上に形成され、
前記第2のMOSトランジスタの前記ゲート絶縁膜は、前記第2のMOSトランジスタの前記チャネル上に形成されることを特徴とする請求項10記載の半導体装置。 - 前記第1のMOSトランジスタの前記チャネルの導電型、及び、前記第2のMOSトランジスタの前記チャネルの導電型と同じ第1導電型の基板をさらに備え、
第2導電型の第1のウェルは、前記基板中に形成され、
前記第1導電型の第2のウェルは、前記第1のウェル中に形成され、
前記第1のMOSトランジスタの前記チャネル、及び、前記第2のMOSトランジスタの前記チャネルは、前記第2のウェル中に形成されることを特徴とする請求項10記載の半導体装置。 - 基板と、
前記基板上に形成された絶縁層と、
をさらに備え、
前記第1のMOSトランジスタの前記ゲート絶縁膜は、前記絶縁層の第1の部分を備え、
前記第2のMOSトランジスタの前記ゲート絶縁膜は、前記絶縁層の第2の部分を備えることを特徴とする請求項10記載の半導体装置。 - 前記絶縁層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成されるとともに前記第1の外部端子と接続される電源配線と、
前記層間絶縁膜上に形成されるとともに前記第2の外部端子と接続される接地配線と、
をさらに備えることを特徴とする請求項26記載の半導体装置。 - 前記絶縁層及び前記層間絶縁膜中に形成されるとともに、前記第1のMOSトランジスタの前記ゲート電極、及び、前記第1のMOSトランジスタのソース及びドレインの一方を前記接地配線に接続する第1ビアと、
前記絶縁層及び前記層間絶縁膜中に形成されるとともに、前記第1のMOSトランジスタのソース及びドレインの他方を前記電源配線に接続する第2ビアと、
をさらに備えることを特徴とする請求項27記載の半導体装置。
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