KR100297151B1 - 반도체집적회로 - Google Patents
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Abstract
입력 패드에 접속된 입력 회로부, 출력 패드에 접속된 출력 회로부, 및 상기 입력 회로부와 상기 출력 회로부 사이에 접속된 내부 회로부를 구비하며, 상기 입력 회로부는 제 1 N-채널 트랜지스터, 제 1 P-채널 트랜지스터 및 상기 제 1 N-채널 트랜지스터와 상기 제 1 P-채널 트랜지스터 사이에 접속된 제 1 보호 저항을 포함하고, 상기 입력 패드는 상기 제 1 P-채널 트랜지스터 및 상기 제 1 보호 저항간에 접속되고, 상기 내부 회로부는 상기 제 1 N-채널 트랜지스터와 상기 제 1 보호 저항 사이에 접속되며, 그리고 상기 출력 회로부는 제 2 N-채널 트랜지스터, 제 2 P-채널 트랜지스터 및 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터 사이에 접속된 제 2 보호 저항을 포함하고, 상기 출력 패드는 상기 제 2 P-채널 트랜지스터와 상기 제 2 보호 저항 사이에 접속되고, 상기 내부 회로부는 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터에 접속되는 것을 특징으로 하는 MOS-형 반도체 집적 회로가 개시되어 있다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 특히 정전기 방전에 의해 야기되는 파괴로부터 입력 버퍼를 보호할 수 있도록 구성된 반도체 집적 회로에 관한 것이다.
반도체 장치를 반도체 패키지로 조립하거나 그것을 운송할 때에, 반도체 장치의 내부 소자의 일부가 정전기 방전에 의해 열화되거나 파괴될 수 있다. 상기 파괴로부터 집적 회로를 보호하기 위하여, 게이트 어레이 또는 스탠다드 셀 같은 세미-커스텀(semi-custom) 집적 회로는, LSI 설계용 라이브러리의 작성을 용이하게 하기 위해 입력 패드와 출력 패드를 구별하지 않고서, 정전 보호 기능을 포함하는 입력 및 출력 회로를 미리 구비한 복수의 공통 트랜지스터들을 조합하여 구성되는 경우가 종종 있다.
종래 CMOS (상보적 금속-산화물 반도체)형 입출력 회로는, 예를 들면 도 1 에 나타난 것처럼, 동일 게이트 길이 및 게이트 폭을 갖는 P-채널 트랜지스터들 (3, 4, 5 및 6) 과 동일 게이트 길이 및 게이트 폭을 갖는 N-채널 트랜지스터들 (7, 8, 9 및 10) 을 미리 형성함으로써 이루어진다.
입력 회로부 (15) 에서는, P-채널 트랜지스터들 (3, 4) 이 전원선 (16) 과 입력 패드 (1) 사이에 접속되고, N-채널 트랜지스터들 (7, 8) 이 접지선 (17) 과 입력 패드 (1) 사이에 접속된다. P-채널 트랜지스터들 (3, 4) 의 게이트 전극들은 전원선 (16) 에 접속되고, N-채널 트랜지스터들 (7, 8) 의 게이트 전극들은 접지선 (17) 에 접속된다.
P-채널 트랜지스터 (3) 및 N-채널 트랜지스터 (7) 는 입력 보호 회로 (50) 를 구성하고, P-채널 트랜지스터 (4) 및 N-채널 트랜지스터 (8) 는 입력 보호 회로 (51) 를 구성한다.
또한, 출력 회로부 (23) 에서는, P-채널 트랜지스터들 (5, 6) 이 전원선 (16) 과 출력 패드 (2) 사이에 접속되고, N-채널 트랜지스터들 (9, 10) 이 접지선 (17) 과 출력 패드 (2) 사이에 접속된다. P-채널 트랜지스터 (5) 및 N-채널 트랜지스터 (9) 의 게이트 전극들은 내부 회로 (20) 에 접속된다. P-채널 트랜지스터 (5) 및 N-채널 트랜지스터 (9) 는 출력 회로 (52) 를 구성한다.
내부 회로 (20) 에서의 신호 출력에 기여하지 못하는 P-채널 트랜지스터 (6) 및 N-채널 트랜지스터 (10) 는, 입력 보호 회로에서와 같이, 출력 보호 회로(53) 를 구성한다.
상기 구성에 의해, 정전 보호 기능을 포함하는 입출력 회로가 효율적으로 실현될 수 있다.
최근에, 반도체 집적 회로들은 점차 대용량화하고 있다. 이와 더불어, 동작 속도도 향상되어 왔다. 그러나, 동작 속도를 증가시키기 위해 트랜지스터의 소스 전극 및 드레인 전극의 확산층이 고융점 금속으로 덮여 있는 실리사이드화(silicidation) 또는 살리사이드화(salicidation)에 의해 확산층의 기생 저항이 감소될 때, 정전기 스트레스가 확산층에 종래보다 더욱 직접적으로 영향을 미칠 수도 있다. 특히, N-채널 트랜지스터의 드레인 부분은 손상되기 쉽다.
이를 해결하기 위해, 예를 들면 도 2 에 나타난 것처럼, 저항 소자들 (11, 12, 13 및 14) 이 균일하게 N-채널 트랜지스터들 (7, 8, 9 및 10) 의 드레인 부분들에 삽입되는 단순한 해결책이 용이하게 상상될 수 있다.
그러나, 입력 회로부 (15) 에 관하여 고려하면, 저항 소자들 (11, 12) 을 삽입하는 것에 의해서 N-채널 트랜지스터들 (7, 8) 로의 전류 흐름이 제한되어, N-채널 트랜지스터들 (7, 8) 이 파괴되는 것을 방지한다고 해도, 입력 패드 (1) 가 내부 회로 (20) 내의 P-채널 트랜지스터 (21) 및 N-채널 트랜지스터 (22) 의 게이트 전극들에 직접 접속되기 때문에, 내부 회로 (20) 의 게이트 산화막이 보호 회로가 동작하기 전에 파괴될 수도 있다.
상기 문제점을 해결하기 위한 종래 기술은, 예를 들면, 입력 보호 회로에 관하여, 일본 특개평 9-97844(1997) 호에 개시되어 있다. 도 3 에 나타난 것처럼, 종래의 입력 보호 회로 (54) 에서는, P-채널 트랜지스터 (3) 가 전원선 (16) 과 입력 패드 (1) 사이에 접속되고, N-채널 트랜지스터 (7) 가 접지선 (17) 과 입력 패드 (1) 사이에 접속된다. P-채널 트랜지스터 (3) 의 게이트 전극은 전원선 (16) 에 접속되고, N-채널 트랜지스터 (7) 의 게이트 전극은 접지선 (17) 에 접속된다. N-웰 저항 (11) 이 입력 패드 (1) 와 내부 회로 (20) 사이에 삽입된다.
또한, 다른 종래 기술에서는, 예를 들면, 출력 보호 회로에 대해서 일본 특개평 9-97844(1997) 호에 개시되어 있다. 도 4 에 나타난 것처럼, 종래 출력 보호 회로 (55) 에서는, P-채널 트랜지스터 (6) 및 N-채널 트랜지스터 (10) 가 직렬로 접속되고, P-채널 트랜지스터 (6) 의 소스 전극은 전원선 (16) 에 접속되며, N-채널 트랜지스터 (10) 의 소스 전극은 접지선 (17) 에 접속된다. P-채널 트랜지스터 (6) 의 게이트 전극은 전원선 (16) 에 접속되며, N-채널 트랜지스터 (10) 의 게이트 전극은 접지선 (17) 에 접속된다. 또한, 저항 소자 (13) 가 입력 패드 (1) 와, P-채널 트랜지스터 (6) 와 N-채널 트랜지스터 (10) 의 접속부 사이에 삽입된다. 출력 보호 회로 (55) 는 출력 회로 (24) 와 병렬로 접속된다.
도 3 의 입력 보호 회로 (54) 에 의해, 내부 회로 (20) 의 입력 보호가 확실히 수행될 수 있다. 그러나, 도 3 의 회로 구성에서는, 전술한 바와 같이, 보호 소자로서 N-채널 트랜지스터 (7) 가 입력 패드 (1) 에 직접 접속되기 때문에,N-채널 트랜지스터 (7) 자체의 파괴를 방지할 수 없다.
또한, 입력 보호 회로 (54) 의 회로 구성이 출력 회로에도 변경없이 적용된다면, 일반적으로 P-채널 트랜지스터의 소자 성능이 N-채널 트랜지스터의 소자 성능보다 낮으므로, 특히 높은 구동 출력 버퍼에서 HIGH 레벨을 출력할 때, N-웰 저항 소자 (11) 의 저항치는 무시할 수 없고, 출력 구동 성능이 현저히 열화된다. 이런 문제점을 해결하고자 할 때, 출력 P-채널 트랜지스터의 레이아웃 면적이 증대되어야 하며, 입력 회로 및 출력 회로 모두에 이용할 수 있는 회로 구성을 실현할 수 없다. 따라서, 그것은 게이트 어레이 또는 스탠다드 셀에 변경없이 적용할 수 없다.
도 4 의 출력 보호 회로 (55) 에 의해서, 출력 회로의 구동 능력을 열화시킴이 없이 출력 회로의 정전기 보호가 수행될 수 있다. 그러나, 도 4 의 회로 구성에서는, 전술한 바와 같이, N-채널 트랜지스터 (9) 가 출력 패드 (2) 에 직접 접속되기 때문에, N-채널 트랜지스터 (9) 자체의 파괴를 방지할 수 없다. 특히, 저항 소자 (13) 가 비교적 큰 경우에는, N-채널 트랜지스터 (9) 가 더욱 더 파괴되기 쉽다. 최적의 저항치를 선택하는 것은 매우 곤란하다. 또한, 두 종류의 회로 구성들, 즉 출력 회로 (24) 및 출력 보호 회로 (55) 가 하나의 패드에 대해 제공되어야만 한다. 따라서, 그것은 범용성이 아니며, 게이트 어레이 또는 스탠다드 셀에 변경없이 적용될 수 없다.
따라서, 본 발명의 목적은 입력 버퍼가 정전기 방전에 의해 파괴되는 것을 방지할 수 있고, 게이트 어레이 및 스탠다드 셀과 같은 세미-커스텀 집적 회로에용이하게 적용될 수 있는 반도체 집적 회로를 제공하는 것이다.
도 1 은 종래 반도체 집적 회로의 입출력 회로를 보여주는 회로도.
도 2 는 상기 종래 반도체 집적 회로의 문제점을 설명하기 위한 회로도.
도 3 은 또다른 종래 반도체 집적 회로의 입력 회로를 보여주는 회로도.
도 4 는 또다른 종래 반도체 집적 회로의 출력 회로를 보여주는 회로도.
도 5 는 본 발명에 따른 제 1 의 바람직한 실시예의 반도체 집적 회로를 보여주는 회로도.
도 6 은 상기 제 1 실시예의 반도체 집적 회로를 보여주는 레이아웃도.
도 7 은 도 6 의 A-A' 라인을 따라 절개된 단면도.
도 8 은 본 발명에 따른 제 2 의 바람직한 실시예의 반도체 집적 회로를 보여주는 레이아웃도.
도 9 는 도 8 의 B-B' 라인을 따라 절개된 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 입력 패드 2 : 출력 패드
3, 4, 5, 6, 21 : P-채널 트랜지스터
7, 8, 9, 10, 22 : N-채널 트랜지스터
11, 12, 13, 14 : N-웰 저항
15 : 입력 회로부 16 : 전원선
17 : 접지선 18 : 입력 보호 회로
19 : 입력 보호 회로 20 : 내부 회로
23 : 출력 회로부 24 : 출력 회로
25 : 출력 보호 회로 26, 27, 34, 36 : 게이트 전극
28, 29, 39 : N-형 확산층 드레인 영역
31 : P형 기판 32 : N-웰 영역
33, 49 : LOCOS 영역
본 발명에 의하면, MOS-형 반도체 집적 회로는, N-채널 트랜지스터, P-채널 트랜지스터 및 상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터 사이에 접속된 보호 저항을 포함하는 입력 회로부를 구비하고, 입력부는 상기 P-채널 트랜지스터와 상기 보호 저항 사이에 접속되고, 출력부는 상기 N-채널 트랜지스터와 상기 보호 저항 사이에 접속되는 것을 특징으로 한다.
본 발명의 다른 태양에 의하면, MOS-형 반도체 집적 회로는,
입력 패드에 접속된 입력 회로부;
출력 패드에 접속된 출력 회로부; 및
상기 입력 회로부와 상기 출력 회로부 사이에 접속된 내부 회로부를 구비하고,
상기 입력 회로부는 제 1 N-채널 트랜지스터, 제 1 P-채널 트랜지스터 및 상기 제 1 N-채널 트랜지스터와 상기 제 1 P-채널 트랜지스터 사이에 접속된 제 1 보호 저항을 포함하고, 상기 입력 패드는 상기 제 1 P-채널 트랜지스터와 상기 제 1 보호 저항 사이에 접속되고, 상기 내부 회로부는 상기 제 1 N-채널 트랜지스터와 상기 제 1 보호 저항 사이에 접속되며, 그리고 상기 출력 회로부는 제 2 N-채널 트랜지스터, 제 2 P-채널 트랜지스터 및 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터 사이에 접속된 제 2 보호 저항을 구비하고, 상기 출력 패드는 상기 제 2 P-채널 트랜지스터와 상기 제 2 보호 저항 사이에 접속되고, 상기내부 회로부는 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터에 접속되는 것을 특징으로 한다.
다음으로, 본 발명에 따른 바람직한 실시예들에 대해 도면을 참조하여 자세하게 설명한다. 도 5 는 본 발명에 따른 제 1 의 바람직한 실시예의 반도체 집적 회로를 보여주는 회로도이다.
본 발명의 제 1 실시예에서, 예를 들면 도 5 에 도시된 바와 같이, 정전기 보호 기능을 구비한 입출력 회로는, 입력 및 출력 패드들 (1, 2) 에 대하여, 동일 게이트 길이 및 게이트 폭을 갖는 P-채널 트랜지스터들 (3, 4, 5 및 6) 과, 동일 게이트 길이 및 게이트 폭을 갖는 N-채널 트랜지스터들 (7, 8, 9 및 10), 및 N-웰 저항 소자들 (11, 12, 13 및 14) 을 미리 제공하고, 이들을 조합함으로써 구성된다.
입력 회로부 (15) 에서는, 전원선 (16) 과 입력 패드 (1) 사이에 P-채널 트랜지스터들 (3, 4) 이 접속된다. N-채널 트랜지스터 (7) 및 N-웰 저항 소자 (11) 그리고 N-채널 트랜지스터 (8) 및 N-웰 저항 소자 (12) 는 각각 접지선 (17) 과 입력 패드 (1) 사이에 직렬 접속된다. P-채널 트랜지스터들 (3, 4) 의 게이트 전극들은 전원선 (16) 에 접속되고, N-채널 트랜지스터들 (7, 8) 의 게이트 전극들은 접지선 (17) 에 접속된다.
P-채널 트랜지스터 (3), N-채널 트랜지스터 (7) 및 N-웰 저항 소자 (11) 는 입력 보호 회로 (18) 를 구성한다. 또한, P-채널 트랜지스터 (4), N-채널 트랜지스터 (8) 및 N-웰 저항 소자 (12) 는 입력 보호 회로 (19) 를 구성한다.
입력 보호 회로 (19) 내의 N-채널 트랜지스터 (8) 와 N-웰 저항 소자 (12) 사이의 접속부는 내부 회로 (20) 의 입력부, 예를 들면, 내부 회로 (20) 내의 P-채널 트랜지스터 (21) 의 게이트 전극과 내부 회로 (20) 내의 N-채널 트랜지스터 (22) 의 게이트 전극에 접속된다.
다른 한편으로, 출력 회로부 (23) 에서는, P-채널 트랜지스터들 (5, 6) 이 전원선 (16) 과 출력 패드 (2) 사이에 접속된다. N-채널 트랜지스터 (9) 와 N-웰 저항 소자 (13) 는 접지선 (17) 과 출력 패드 (2) 사이에 직렬 접속된다. P-채널 트랜지스터 (5) 및 N-채널 트랜지스터 (9) 의 게이트 전극들은 내부 회로 (20) 에 접속된다.
P-채널 트랜지스터 (5), N-채널 트랜지스터 (9) 및 N-웰 저항 소자 (13) 는 출력 회로 (24) 를 구성한다. 또한, P-채널 트랜지스터 (6), N-채널 트랜지스터 (10) 및 N-웰 저항 소자 (14) 는 출력 보호 회로 (25) 를 구성한다.
다음으로, 본 실시예의 동작에 대해 도 5 를 참조하면서 설명한다. 예를 들면, 입력 패드 (1) 또는 출력 패드 (2) 로 접지선 (17) 에 대해 음전압이 인가될 때, N-채널 트랜지스터들 (7, 8, 9 및 10) 은 저항 소자들 (11, 12, 13 및 14) 을 통해 브레이크 다운되어(break down), 접지선 (17) 으로 과전압을 리드한다. 이 경우, 내부 회로 (20) 의 입력부가 저항 소자 (12) 를 통해 접속되기 때문에, N-채널 트랜지스터 (8) 의 브레이크 다운 전압이 내부 게이트의 브레이크 다운 전압보다 작도록 설계함으로써, 내부 회로 (20) 의 게이트 산화막이 파괴되기 전에, 확실하게 보호 회로가 동작할 수 있다.
도 6 은 상기 제 1 실시예의 반도체 집적 회로를 나타내는 레이아웃도이고, 도 7 은 도 6 의 A-A' 라인에 따라 절개된 단면도이다.
본 실시예의 일례는, N-형 확산층 영역들 (28, 29 및 30) 의 실리사이드층이, 반도체 제조 프로세스의 최소치인, 예를 들면, 채널 길이 0.3 ㎛ 를 갖는 게이트 전극들 (26, 27) 에 의해 분리되고, P형 기판 (31) 으로 도입된 N-웰 영역 (32) 을 통해 N-웰 저항들 (11, 12) 이 형성된다는 것이다.
P형 기판 (31) 상의 LOCOS(Local Oxidation of Silicon) 영역 (33) 에 의해 장치 형성 영역이 형성된다. 장치 형성 영역에서, N-채널 트랜지스터 (8) 는 게이트 전극 (34), N-형 확산층 소스 영역 (35) 및 N-형 확산층 드레인 영역 (28) 에 의해 형성된다. 또한, N-채널 트랜지스터 (8) 는 게이트 전극 (36), N-형 확산층 소스 영역 (37) 및 N-형 확산층 드레인 영역 (30) 에 의해 형성된다. N-형 확산층 소스 영역들 (35, 37) 은 각각 컨택트들 (38, 39), 제 1 층 알루미늄 배선들 (40, 41) 을 통해서 접지선 (17) 에 접속된다.
N-채널 트랜지스터들 (7, 8) 의 드레인 영역들 (28, 30) 은 각각 N-웰 저항들 (11, 12) 에 직렬 접속되고, 컨택트 (42) 및 제 1 층 알루미늄 배선 (43) 을 통해 입력 패드 (1) 에 접속된다.
또한, 실리사이드층을 분리하기 위한 게이트 전극들 (26, 27) 은 컨택트 (44) 를 통해 제 1 층 알루미늄 배선 (43) 에 접속되고, N-채널 트랜지스터들 (7, 8) 의 게이트 전극들 (34, 36) 은 컨택트들 (45, 46) 및 제 1 층 알루미늄 배선들 (40, 41) 을 통해 접지선 (17) 에 접속된다. 입력 보호 회로 (12) 로부터의 입력 신호는 N-웰 저항 소자 (12), N-채널 트랜지스터 (8) 의 드레인 영역 (28), 컨택트 (47) 및 제 1 층 알루미늄 배선 (48) 을 통해 내부 회로 (20) 에 접속된다.
출력 보호 회로 (25) 를 구성하기 위해서는, 내부 회로 (20) 에 접속하기 위한 컨택트 (47) 를 차단하면서, 제 1 층 알루미늄 배선 (43) 만이 출력 패드 (2) 에 접속되어야 한다.
출력 회로 (24) 를 구성하기 위해서는, 게이트 전극들 (45, 46) 만이 더욱 내부 회로 (20) 에 접속되어야 한다. 따라서, 배선을 변경함으로써만, 우수한 입력 보호 회로가 용이하게 제공될 수 있다.
한편, 도 6 및 7 에서, 층간 절연막을 형성한 후의 공정은 생략된다.
도 8 은 본 발명에 따른 제 2 의 바람직한 실시예의 반도체 집적 회로를 보여주는 레이아웃도이고, 도 9 는 도 8 의 B-B' 라인을 따라 절개된 단면도이다.
제 2 실시예의 회로 구성 및 동작은 제 1 실시예와 동일하다. 제 2 실시예의 구체적 구성요소에 대하여는 도 4 및 5 를 사용하여 설명한다.
도 4 에 도시된 것처럼, 제 2 실시예에서는, 게이트 전극들을 대신하여 장치 영역을 형성하기 위해 LOCOS 영역들 (49) 에 의해, N-형 확산층 영역들 (28, 29 및 30) 의 실리사이드층이 분리된다. P형 기판 (31) 에 도입된 N-웰 영역 (32) 을 통하여 N-웰 저항들 (11, 12) 이 형성된다. 한편, 다른 구성요소들은 상기 제 1 실시예와 동일하다.
본 발명에 의하면, 보호 저항에 의해 N-채널 트랜지스터의 정전 브레이크다운 전압이 향상되고 N-채널 트랜지스터가 브레이크 다운되기 어렵다 하더라도, 보호 저항을 통해 외부로부터의 입력이 내부 회로에 공급된다. 따라서, 보호 회로는 내부 회로의 게이트 산화막 등이 파괴되기 전에 동작하여, 정전기 보호를 유효하게 수행할 수 있다. 결과적으로, 반도체 집적 회로의 신뢰성이 향상될 수 있다.
또한, 입력 회로 및 출력 회로 모두에 적절한 정전 보호 기능을 수행할 수 있는 회로 구성 때문에, 입출력 회로는 레이아웃 면적의 증대없이 배선을 변경함으로써만 구성될 수 있다. 결과적으로, 그것은 게이트 어레이 및 스탠다드 셀 같은 세미-커스텀 집적 회로에 용이하게 적용될 수 있다.
본 발명이 완전하고 분명한 개시를 위해 특정 실시예에 관하여 설명되었지만, 첨부된 청구범위들은 한정되지 않고, 여기에서 제시된 기본 설명내에 속하는, 종래 기술에 숙련된 사람들에게 생각될 수 있는 모든 변형 및 대체적 구성들을 실체화하는 것으로 해석된다.
Claims (12)
- 입력 패드에 접속된 입력 회로부;출력 패드에 접속된 출력 회로부; 및상기 입력 회로부와 상기 출력 회로부 사이에 접속된 내부 회로부를 구비하며,상기 입력 회로부는 제 1 N-채널 트랜지스터, 제 1 P-채널 트랜지스터 및 상기 제 1 N-채널 트랜지스터와 상기 제 1 P-채널 트랜지스터 사이에 접속된 제 1 보호 저항을 포함하고, 상기 입력 패드는 상기 제 1 P-채널 트랜지스터와 상기 제 1 보호 저항 사이에 접속되고, 상기 내부 회로부는 상기 제 1 N-채널 트랜지스터와 상기 제 1 보호 저항 사이에 접속되며, 그리고 상기 출력 회로부는 제 2 N-채널 트랜지스터, 제 2 P-채널 트랜지스터 및 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터 사이에 접속된 제 2 보호 저항을 포함하고, 상기 출력 패드는 상기 제 2 P-채널 트랜지스터와 상기 제 2 보호 저항 사이에 접속되며, 상기 내부 회로부는 상기 제 2 N-채널 트랜지스터와 상기 제 2 P-채널 트랜지스터에 접속되어 있는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 1 항에 있어서,상기 제 1 및 제 2 P-채널 트랜지스터들 및 상기 내부 회로부는 전원선에 접속되고; 그리고상기 제 1 및 제 2 N-채널 트랜지스터들 및 상기 내부 회로부는 접지선에 접속되어 있는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 1 항에 있어서,상기 입력 회로부는 상기 내부 회로부내의 트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 2 항에 있어서,상기 입력 회로부는 상기 내부 회로부내의 트랜지스터의 게이트 전극에 접속되어 있는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 1 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 게이트 전극에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 2 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 게이트 전극에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 3 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 게이트 전극에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 4 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 게이트 전극에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 1 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 LOCOS 영역에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 2 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 LOCOS 영역에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 3 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 LOCOS 영역에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
- 제 4 항에 있어서,상기 보호 저항은 확산층 영역의 실리사이드층이 상기 반도체 기판상에 형성된 LOCOS 영역에 의해 분리되는 반도체 기판의 웰 영역에 형성되는 것을 특징으로 하는 MOS-형 반도체 집적 회로.
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