JP2005322943A - 入力保護回路 - Google Patents

Abstract

【課題】 入力保護回路の占める面積の増加を抑え、製造工程の変更等を伴わずに製造でき、静電気破壊耐性を十分に有した入力保護回路を提供することにある。
【解決手段】 入力信号を受取る入力端子100と、第１の電源電位を受取る第１電源端子200、300と、この第１電源端子200、300に接続され、入力保護トランジスタのみに前記第１の電源電位を供給する第１保護電源線2、3と、入力端子100にドレイン4d、5dが接続され、第１保護電源線200，300にゲート4g、5gとソース4s、5sとが接続された第1導電型の第１入力保護トランジスタ4、5と、入力端子100に保護抵抗6を介してゲート7g、8gが接続され、ソース7s、8sが第１保護電源線2、3に接続され、ドレイン7d、8dが内部回路50の入力に接続された第1導電型の第２入力保護トランジスタ7、8とから入力保護回路を構成する。
【選択図】 図1

Description

この発明は半導体装置の入力保護回路に関するもので、詳しくは静電破壊防止保護回路に関するものである。

現在、半導体集積回路としては、低消費電力化・高集積化に優れるCMOS−IC (Complementary Metal Oxide Semiconductor−Integrated Circuit)が主流となっている。このCMOSーICに用いられるMOSトランジスタは次のような工程で形成される。まず、半導体基板上に薄い酸化膜、いわゆるゲート酸化膜を形成する。このゲート酸化膜上にゲート電極を形成した後、半導体基板にソースとドレインを分離して形成する。このような工程で形成されたMOSトランジスタは、外部（入力端子）から静電気サージが侵入するとゲート酸化膜が破壊され易いと云う性質を有している。このため、半導体装置の入力端子および出力端子近傍には静電破壊防止保護回路が設けられている。
代表的なものとして、内部回路と入力端子との間に設けられた保護抵抗、電源電位を供給する電源線及び接地電位を供給する接地線との間にそれぞれ設けられた保護トランジスタを有する静電破壊防止保護回路があげられる。保護抵抗は、サージ電流が内部回路用の電源線又は接地線に伝達されるまでの間、内部回路のうち入力端子に最も近い、例えばインバータを構成する入力トランジスタのゲート電極に過大な電圧が掛からないように遅延させる役目を果たす。また、保護トランジスタは入力端子からのサージ電流を電位源もしくは接地に逃がす役割を持っている。

なお、背景技術に関する特許文献としては、以下のものが挙げられる。
特開平２−９０６６９号公報 特開平６−３２６３０７号公報 特開平６−７７４１６号公報 特開平１０−３４０９９６号公報 特開平１０−１８９９５８号公報

近年微細化が進むにつれ入力トランジスタのゲート酸化膜は薄くなって来ており、酸化膜自身の破壊耐性も低下している。このため、上記の保護抵抗を増大させる必要が生じている。さらに、チップサイズの増大とともに電源端子から保護トランジスタまでの電源線及び接地端子から保護トランジスタまでの接地線の配線長が長くなり、各々の配線の寄生抵抗が大きくなる傾向にある。この寄生抵抗は保護トランジスタを抜けたサージ電流が内部回路用電源線や接地線へ廻り込むのを遅らせ、結果としてインバータのゲート酸化膜を破壊し易くしている。
この発明は、チップサイズが増大し電源線の配線抵抗が大きくなっても、サージ電流を的確に電源端子に逃がし、保護トランジスタのゲート破壊を防止する入力保護回路を提供することを目的とする。

前記課題を解決するために、本発明の入力保護回路は、入力信号を受取る入力端子と、第１の電源電位を受取る第１電源端子と、この第１電源端子に接続され、入力保護トランジスタのみに第１の電源電位を供給する第１保護電源線と、入力端子にドレインが接続され、第１保護電源線にゲートとソースとが接続された第1導電型の第１入力保護トランジスタと、入力端子に保護抵抗を介してゲートが接続され、ソースが第１保護電源線に接続され、ドレインが内部回路の入力に接続された第1導電型の第２入力保護トランジスタとから構成されている。

本願発明によればサージ電圧を抜けさせる保護トランジスタ（第１保護トランジスタ）に接続された保護電源供給線（保護電源線または保護接地線）に接続され、内部回路信号線にドレインが接続され、入力線にゲート電極が接続された保護トランジスタ（第２保護トランジスタ）を設けたので、この第２保護トランジスタのゲート酸化膜破壊を効果的に防止出来る。

図１は本発明の第１の実施例の入力保護回路を示す回路図である。外部と接続するためのボンディングパッド100は外部から入力信号を受取る入力端子である。この入力端子100に接続された入力線1は、第1PMOS保護トランジスタ4のドレイン4d及び第1NMOS保護トランジスタ5のドレイン5dに接続されている。第1PMOS保護トランジスタ4のソース4sとゲート4gは保護用電源線2に接続されている。この保護用電源線2は保護トランジスタのみに電源電位を供給する配線で、内部回路を駆動するための内部回路用電源線20とは別に設けられている。第1NMOS保護トランジスタ5のソース5sとゲート5gは保護用接地線3に接続されている。この保護用接地線3も保護用電源線2と同様に保護トランジスタのみに接地電位を供給する配線で、内部回路を駆動するための内部回路用接地線30とは別に設けられている。
入力線1は保護抵抗6を介して入力信号によって駆動される保護インバータを構成する第2PMOS保護トランジスタ7のゲート電極7g及び第2NMOS保護トランジスタ8のゲート電極8gに接続されている。第2PMOS保護トランジスタ7のソース7sは保護用電源線2に接続され、第2NMOS保護トランジスタ8のソース8sは保護用接地線3に接続されている。第2PMOS保護トランジスタ7のドレイン7dと第2NMOS保護トランジスタ8のドレイン8dは信号線9に接続されている。この信号線9は内部回路用電源線20と内部回路用接地線30から電位を供給されるCMOS内部インバータ50の入力端子（この内部インバータを構成するトランジスタのゲート）に接続されている。保護用電源線2と内部回路用電源線20は電源電位供給用のボンディングパッド（電源端子）200に接続されている。保護用接地線3と内部回路用接地線30は、接地電位供給用ボンディングパッド（接地端子）300に接続されている。保護用電源線2及び保護用接地線3には寄生抵抗60、70が存在する。同様に、抵抗80と90が内部回路用電源線20及び接地線30にも寄生抵抗80、90が存在する。これらの寄生抵抗によっても保護用電源/接地線2、3と内部回路用電源/接地線20、30とは区分されている。

次に第１の実施例の入力保護回路の動作について入力端子100と接地端子300間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージは入力線1から第1NMOS保護トランジスタ5及び保護用接地線3を通って接地端子300へ吸収される。この時、第1NMOS保護トランジスタ5を通過後のサージ電圧は、寄生抵抗70を介さずにそのまま第2NMOS保護トランジスタ8のソース8sへと伝わる。
第1の実施例では第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8sとを保護用接地線3に接続したので、サージ電圧が加わっても第2NMOS保護トランジスタ8のゲート8gとソース8sの電位はすばやく同電位に設定される。したがって、第2NMOS保護トランジスタ8のソース5gとゲート8d間のゲート酸化膜破壊を効果的に防止出来る。なお説明は省略したが、第1PMOS保護トランジスタ4のソース4sと第2PMOS保護トランジスタ7のソース7sが接続されているので、そのゲートソース間側の酸化膜の破壊を防止出来る。

図２は本発明の第２の実施例の入力保護回路のレイアウトを示す図である。第２の実施例の入力保護回路は、第１の実施例の入力保護回路と回路構成は同じである。したがって図２においては、図１のソース、ゲート、ドレインなどをレイアウト化してあらわした部分には同一符号を付してその説明を省略する。
第２の実施例の入力保護回路は、半導体基板に形成されたN型不純物拡散層118、120及びP型不純物拡散層121、123、主にゲート電極として用いられるポリサイド層111〜117、下層配線層として用いられる第1メタル層101〜110及び上層配線層として用いられる第2メタル層124〜127で形成されている。なお、図面中には第1メタル層101〜110とN型不純物拡散層118〜120またはP型不純物拡散層121〜123との接続孔128〜132、第2メタル層124〜127と第1メタル層101〜110との接続孔133〜136及び第1メタル層101〜110とポリサイド層111〜117との接続孔137〜140も描かれている。これらの接続孔128〜140によって各導電層101〜117及び124〜127は電気的に接続されている。なお、各導電層101〜117及び124〜127間は図面には示していない絶縁層で電気的に分離されているのは言うまでもない。
図２のレイアウトからわかるように、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8sは同一のN型不純物活性領域118で形成されている。また、第1PMOS保護トランジスタ4のソース4sと第2PMOS保護トランジスタ7のソース7sも同一のP型不純物活性領域121で形成されている。

第1NMOS保護トランジスタ5のゲート5gは一端で折り返されたポリサイドパターン111で形成されている。このポリサイドパターン111は、接続孔137を介して第1層メタル102に接続される。第2NMOS保護トランジスタ8のゲート8gであるポリサイドパターン113は、接続孔137を介して第1層メタル101に接続される。なお、ポリサイドパターン113の第2NMOS保護トランジスタ8のゲート8gを構成する部分から接続孔137までの配線部分は、保護抵抗6として機能している。この実施例では保護抵抗6をポリサイドパターンの一部で形成したが、拡散抵抗など他の手段でも保護抵抗は形成できる。第1NMOS保護トランジスタ5のドレイン5dは、接続孔を介して第1層メタル101接続される。この第1層メタル101は図示していないが入力端子100に接続されている。第1NMOS保護トランジスタ5のソース5sの一部（図では上部）は、接続孔128を介して第1層メタル102接続される。この第1層メタル102は接続孔133を介して保護接地線3である第2層メタル124に接続される。第1NMOS保護トランジスタ5のソース5sの他の一部（図では下部）及び第2NMOS保護トランジスタ8のソース8sが共有しているN型不純物拡散層は、接続孔を介して第1層メタル103に接続される。この第1層メタル103は接続孔を介して保護接地線3である第2層メタル124に接続される。
第1PMOS保護トランジスタ4のゲート4gは一端で折り返されたポリサイドパターン112で形成されている。このポリサイドパターン112は、接続孔138を介して第1層メタル105に接続される。第2PMOS保護トランジスタ7のゲート7gであるポリサイドパターン114は、接続孔138を介して第1層メタル101に接続される。なお、ポリサイドパターン114の第2PMOS保護トランジスタ7のゲート7gを構成する部分から接続孔138までの配線部分は、ポリサイドパターン113と同様に保護抵抗6として機能している。第1PMOS保護トランジスタ4のドレイン4dは、接続孔を介して第1層メタル101に接続される。第1PMOS保護トランジスタ4のソース4sの一部（図の上部）は、接続孔129を介して第1層メタル105に接続される。この第1層メタル105は接続孔134を介して保護電源線2である第2層メタル125に接続される。第1PMOS保護トランジスタ4のソース4sの他の一部（図では下部）及び第2NMOS保護トランジスタ8のソース8sが共有しているN型不純物拡散層は、接続孔を介して第1層メタル106に接続される。この第1層メタル106は接続孔を介して保護電源線2である第2層メタル125に接続される。

第2NMOS保護トランジスタ8及び第2PMOS保護トランジスタ7のドレイン8d及び7dは接続孔を介して信号線9を構成する第1層メタル104に接続される。この第1層メタル104は、内部インバータ50を構成するPMOSトランジスタ及びNMOSトランジスタのゲート及び内部インバータの入力線を構成するポリサイドパターン117に接続孔139を介して接続されている。内部インバータ50を構成するPMOSトランジスタ及びNMOSトランジスタのドレインは接続孔を介して第1層メタル110に接続されている。この第1層メタル110は図示していないが他の内部回路へと接続される。内部インバータ50を構成するNMOSトランジスタのソースは接続孔を介して第1層メタル109に接続される。この第1層メタル109は接続孔135を介して内部回路用接地線30を構成する第2層メタル126に接続される。また、内部インバータ50を構成するPMOSトランジスタのソースは接続孔を介して第1層メタル107に接続される。この第1層メタル107は接続孔136を介して内部回路用電源線20を構成する第2層メタル126に接続される。
図2から明らかなように、第2NMOS保護トランジスタ8のディメンジョンは、第1NMOS保護トランジスタ5に比べてかなり小さい。また、第2PMOS保護トランジスタ7のディメンジョンは、第1PMOS保護トランジスタ4に比べてかなり小さい。これは、第1保護トランジスタ4、5が直接サージ電流などを受けるためである。

以上説明したように第２の実施例の入力保護回路では、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8sとを同一のN型不純物活性領域118で形成しているため、これらのドレインは同一電位になる。また、第1PMOS保護トランジスタ4のソース4sと第2PMOS保護トランジスタ7のソース7sとを同一のP型不純物活性領域121で形成しているため、これらのドレインは同一電位となる。
このような前提を基に、第２の実施例の入力保護回路の動作を入力端子100と電源端子200間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージから第2NMOS保護トランジスタ8のソース8s側のゲート酸化膜を保護するには、第1NMOS保護トランジスタ5を介してそのソース5sに伝わった電圧を素早く8s第2NMOS保護トランジスタ8のソース8sに伝える程有利である。第２の実施例の入力保護回路では、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8sを同一不純物活性領域内に一体に形成している。これらのソース5s及び8sを別々に形成して金属配線で接続する場合よりもサージ電圧の伝搬が早まるため、ゲート酸化膜の破壊を防止出来る。このような効果は、第1及び第2PMOS保護トランジスタ4及び7についても同様なので説明を省略する。また、第2の実施例の入力保護回路では複数のトランジスタのソースを一体形成しているため、回路が占めるパターン面積を小さく出来るメリットもある。

図３は本発明の第３の実施例の入力保護回路のレイアウトを示す図である。図３は図２と大半の部分は同一であるので、同一部分には同一符号を付してその説明を省略する。第３の実施例の入力保護回路が第２の実施例の入力保護回路と異なる点（または更に改良した点）は、接続孔とゲート電極との間隔を規定していることである。具体的には、第1NMOS保護トランジスタ5のソース5s及びドレイン5dと第1層メタルとを接続するそれぞれの接続孔からゲート電極5gまでの間隔d1と第2NMOS保護トランジスタ8のソース8s及びドレイン8dと第1層メタルとを接続するそれぞれの接続孔からゲート電極8gまでの間隔d2との関係をd1≦d2とした。
さらにPMOS保護トランジスタ側でも同様の関係を規定した。即ち、第1PMOS保護トランジスタ4のソース4s及びドレイン4dと第1層メタルとを接続するそれぞれの接続孔からゲート電極4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s及びドレイン7dと第1層メタルとを接続するそれぞれの接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5とした。

第３の実施例の入力保護回路の動作を、電源端子200と接地端子300間に静電気サージが侵入した場合を例に説明する。電源端子200から静電気サージが侵入し接地端子300に抜ける際の経路には、次の2つのルートがある。第1のルートは、第1PMOS保護トランジスタ4のソース4sからドレイン4d （即ち入力線1）を経て、第1NMOS保護トランジスタ5のドレイン5dからソース5sを経て接地端子300へ到達するルートである。第２のルートは、第2PMOS保護トランジスタ7のソース7sからドレイン7dを経て、第2NMOS保護トランジスタ8のドレイン8d及びソース8sを経由して接地端子300へ到達するルートである。
第２の実施例で説明したように、第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8は第1保護トランジスタ4及び5に比べてディメンジョン（面積）が小さい。したがって、ゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔も狭くデザインできる。ゲート電極からこれらの接続孔までの間隔を狭くすると、ソース及びドレインの寄生抵抗は小さくなる。第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔を狭くデザインすると、前述の電源端子200から接地端子300へのサージ電流の抜け道のうち、第2のルートにサージ電流が集中し易くなる。
第３の実施例の入力保護回路では、第1PMOS保護トランジスタ4と第1NMOS保護トランジスタ5におけるゲート電極からソース/ドレインと第1層メタルとの接続孔の間隔d4、d1よりも、第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔d5、d2が、同等か大きくなるようにした。これゆえ、トランジスタの面積が小さい第２のルートにサージ電流が集中しにくくなる。
なお、第1層メタルとの接続孔の間隔d1、d2、d4及びd5の関係を、この実施例ではd1≦d2及びd4≦d5と設定したが、上記説明から理解できるようにd1＜d2及びd4＜d5と設定するほうが望ましいのはいうまでもない。
以上説明したように、第３の実施例の入力保護回路では、元々大面積を必要とされる第1PMOS保護トランジスタ4と第1NMOS保護トランジスタ5を介するルートでサージ電流が流れるようにしたので、回路面積の増大を抑えつつ電源端子200と接地端子300間に静電気サージが侵入した場合にも良好な静電破壊耐性が得られる。

図４は本発明の第４の実施例の入力保護回路を示す回路図である。図4において図1と共通する部分には共通の符号を付してその説明は省略する。第4の実施例では第１の実施例の入力保護回路に第3NMOS保護トランジスタ10を加えている。
具体的には、信号線9に第3のNMOS保護トランジスタ10のドレイン10dが接続されている。第3NMOS保護トランジスタ10のソース10sとゲート10gは保護接地線3に接続されている。

次に第４の実施例の入力保護回路の動作について入力端子100と接地端子300間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージは入力線1から第1NMOS保護トランジスタ5及び接地線3を通って接地端子300へ吸収される。この時、第1NMOS保護トランジスタ5を通過後のサージ電圧はそのまま第2NMOS保護トランジスタ8のソース8sへと伝わる。また、サージ電圧は第3NMOS保護トランジスタ10を経由して第2NMOS保護トランジスタ8のドレイン8dへも伝えられる。
第４の実施例では第１の実施例の入力保護回路に第3NMOS保護トランジスタ10を追加したので、第１の実施例で破壊を防止できなかった第2NMOS保護トランジスタ8のドレイン8dとゲート8d間のゲート酸化膜破壊を効果的に防止出来る。第2PMOS保護トランジスタ7についても、そのドレイン7dと第2NMOS保護トランジスタ8のドレイン8dが、また、そのゲート7gが第2NMOS保護トランジスタ8のゲート8gとそれぞれ接続されているので、そのゲート酸化膜の破壊を防止出来る。第3NMOS保護トランジスタ10は通常動作時にはそのゲート10gに接地電位が与えられるのでOFF状態となる。したがって、第3NMOS保護トランジスタ10は通常の回路動作に影響を及ぼさない。第４の実施例によれば、入力ゲートの酸化膜に高電圧が掛からないため、従来よりも保護抵抗6の抵抗値を小さくすることができ、通常動作時のゲート信号の遅延を低減出来る。

図５は本発明の第５の実施例の入力保護回路を示す回路図である。図５においては、第４の実施例と同一部分には同一の符号を付してその説明を省略する。第５の実施例の入力保護回路では、第４の実施例の入力保護回路に第4PMOS保護トランジスタ 11と第4NMOS保護トランジスタ12を加えた。
具体的には、第1信号線9に第4PMOS保護トランジスタ 11と第4NMOS保護トランジスタ12の各々のゲート11g、12gが接続されている。第4PMOS保護トランジスタ11のソース11sは保護電源線2に、第4NMOS保護トランジスタ12のソース12sは保護接地線3に接続されている。第4PMOS保護トランジスタ11と第4NMOS保護トランジスタ12の各々のドレイン11d、12dは第2の信号線13に接続される。この第2信号線にCMOS内部インバータ50の入力端子が接続される。また、第５の実施例の入力保護回路では、第2信号線13に第3NMOS保護トランジスタ10のドレイン10dが接続される。第3NMOS保護トランジスタ10のソース10sとゲート10gは第１の実施例同様、保護接地線3に接続される。

第５の実施例の入力保護回路の動作を第４の実施例と同様に、入力端子100と接地端子300間に静電気サージが侵入した場合を例に説明する。入力パッド100に侵入した静電気サージは入力線1から第1NMOS保護トランジスタ5及び保護接地線3を通って接地端子300へ吸収される。この時、第1NMOS保護トランジスタ5を通過後のサージ電圧は、第3NMOS保護トランジスタ10を経由して第4NMOS保護トランジスタ12のドレインへ素早く伝えられる。
第５の実施例の入力保護回路では、２つの保護インバータ回路（保護トランジスタ7、8、11、12から構成される）を入力線１と内部インバータ50との間に直列に設けている。また、これらの保護インバータ回路は、保護電源線2及び保護接地線3にも接続されている。さらに、第3NMOS保護トランジスタ10は、保護接地線3と第2信号線13との間に接続されている。第3NMOS保護トランジスタ10がサージ電圧を第4NMOS保護トランジスタ12のドレイン12dへと伝える。第4NMOS保護トランジスタ12のドレイン12dと第2NMOS保護トランジスタ8のゲート8gとの間には、これら2つのトランジスタ8、12のゲート酸化膜によるキャパシタが２つ直列に接続されていることになる。したがって、第2NMOS保護トランジスタ8のドレイン8dの酸化膜に掛かる電圧は第4NMOS保護トランジスタ12のドレイン12dの酸化膜に掛かる電圧とに分圧される。これゆえ、第１の実施例よりも確実に第2NMOS保護トランジスタ8のドレイン8dゲート8g間のゲート酸化膜の破壊を防止出来る。また、第2PMOS保護トランジスタ7及び第4PMOS保護トランジスタ11のドレイン7d及び11dとゲート7g及び11gとの間のゲート酸化膜破壊も第2NMOS保護トランジスタ8及び第4NMOS保護トランジスタ12と同様に防止出来ることは勿論である。さらに、第５の実施例の入力保護回路では、２つの保護インバータ回路を直列に設けたので、入力端子100に入る信号レベルと第2信号線13上の信号のレベルが一致しており、内部回路内で論理を反転させる必要がない。

図６は本発明の第６の実施例の入力保護回路を示す回路図である。図６においては、第４の実施例と同一部分には同一の符号を付してその説明を省略する。第６の実施例の入力保護回路では、第４の実施例の入力保護回路に加えて、第3PMOS保護トランジスタ14を付加している。第3PMOS保護トランジスタ14のドレイン14dは信号線9に接続されている。第3PMOS保護トランジスタ14のソース14sとゲート14gは保護電源線2に接続されている。
第６の実施例の入力保護回路の動作を入力端子100と電源端子200間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージは入力線1から第1PMOS保護トランジスタ4及び保護電源線2を通って電源端子200へと吸収される。この時、第1PMOS保護トランジスタ4を通過後のサージ電圧は、第3PMOS保護トランジスタ14を経由して第2PMOS保護トランジスタ7のドレイン7dへ素早く伝えられる。
第６の実施例の入力保護回路では、第3PMOS保護トランジスタ14を保護電源線2と第2信号線9の間に設けた。このため、サージ電圧が第1PMOS保護トランジスタ4及び第3PMOS保護トランジスタ14を経由して第2PMOS保護トランジスタ7のドレイン7dに素早く伝達される。したがって、第2PMOS保護トランジスタ7のドレイン7dゲート7g間のゲート酸化膜破壊を防止出来る。第3PMOS保護トランジスタ14は通常動作時にはそのゲート14gに電源電位が与えられるため、OFF状態となる。したがって、第3PMOS保護トランジスタ14は通常の回路動作に影響を及ぼさない。
第６の実施例の入力保護回路によれば、入力端子100と電源端子200間または入力端子100と接地端子300間の何れの静電気サージに対しても一層確実に第2PMOS保護トランジスタ7及び第2NMOS保護トランジスタ8のゲートの酸化膜破壊を防止できる。特に第３の実施例の入力保護回路は、電源端子100と接地端子200間に寄生ダイオードが一切形成されないSOI（Silicon on Insulator）プロセスで作成されたデバイスの保護回路に有効である。

図７は本発明の第７の実施例の入力保護回路を示す回路図である。図７においては、第４の実施例と同一部分には同一の符号を付してその説明を省略する。第７の実施例の入力保護回路では第４の実施例の信号線9とCMOS内部インバータ50の入力端子との間に第2の抵抗15を設けた。
第７の実施例の入力保護回路の動作を入力端子100と接地端子300間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージは第４の実施例と同様に、入力線1から第1NMOS保護トランジスタ5及び保護接地線3を通って接地端子300へ吸収される。この時、第3NMOS保護トランジスタ10を経由して信号線9へ入ったサージ電圧は、第2の抵抗15によって内部インバータ50へ伝わるのが遅延される。
第3NMOS保護トランジスタ10は接地線3に加わったサージ電圧を信号線9に伝え、第2NMOS保護トランジスタ8のドレイン8d側のゲート酸化膜に掛かる電圧を緩和している。このため第3NMOS保護トランジスタ10は出来るだけ早く応答がすることが望ましい。一方で信号線9にサージ電圧を伝搬させることは、内部インバータ50を構成するトランジスタのゲート酸化膜にもサージ電圧を伝えることになり、内部インバータを構成するトランジスタのゲート酸化膜の破壊が懸念される。しかしながら、第７の実施例の入力保護回路では信号線9と内部インバータ50の入力端子間に第2の抵抗15を介在させたので、保第3NMOS保護トランジスタ10を介して信号線9に伝えられたサージ電圧が内部インバータ50の入力端子に伝わるのが遅延され、酸化膜を破壊を防止できる。

図８は本発明の第８の実施例の入力保護回路を示す回路図である。図８においては、第６の実施例と同一部分には同一の符号を付してその説明を省略する。第８の実施例の入力保護回路では第６の実施例の入力保護回路に第5NMOS保護トランジスタ16を付加している。第5NMOS保護トランジスタ16のドレイン16dは信号線9に接続されている。第5NMOS保護トランジスタ16のソース16sとゲート16gは内部接地線30の内部インバータ50近傍に接続される。
第８の実施例の入力保護回路の動作を入力端子100と接地端子300間に静電気サージが侵入した場合を例に説明する。入力パッド100に侵入した静電気サージは入力線1から第1NMOS保護トランジスタ5及び接地線3を通って接地端子300へと吸収される。この時第3NMOS保護トランジスタ10を経由して信号線9へ入ったサージ電圧は、第5NMOS保護トランジスタ16を介して内部回路用接地線30（及び寄生抵抗90）を経由して接地端子300へと吸収される。
第７の実施例の入力保護回路では、第3NMOS保護トランジスタ10を介して信号線9に伝えられたサージ電圧が内部インバータ50の入力端子に伝わり難くなるように第2の抵抗15を信号線9と内部インバータ50の入力端子との間に設けた。しかしながら、この第2の抵抗15が大きいと通常動作時にも遅延がかかり、入力信号の伝播に時間がかかることになる。第８の実施例の入力保護回路では信号線9に伝えられたサージ電圧を内部回路用接地線30を介して吸収できる様に第5NMOS保護トランジスタ16を設けた。したがって第2の抵抗15による信号遅延の問題を生じることなく確実に内部インバータ50を構成するトランジスタのゲート酸化膜を保護出来る。

図９は本発明の第９の実施例の入力保護回路を示す回路図である。図９においては、第８の実施例と同一部分には同一の符号を付してその説明を省略する。第９の実施例の入力保護回路では第８の実施例の入力保護回路に第5PMOS保護トランジスタ17を付加している。第5PMOS保護トランジスタ17のドレイン17dは信号線9と接続されている。第5PMOS保護トランジスタ17のソース17sとゲート17gは内部回路用電源線20に接続されている。
第９の実施例の入力保護回路の動作を入力端子100と電源端子200間に静電気サージが侵入した場合を例に説明する。入力パッド100に侵入した静電気サージは入力線1から第1PMOS保護トランジスタ４及び保護電源線2を通って電源端子200へと吸収される。この時第3PMOS保護トランジスタ14を経由して信号線9へ入ったサージ電圧は、第5PMOS保護トランジスタ17を介して内部回路用電源線20（及び寄生抵抗80）を経由して電源端子200へと吸収される。
第９の実施例の入力保護回路では信号線9に伝搬させたサージ電圧を内部インバータ50に接続された内部回路用電源線20でも吸収できる様に第5PMOS保護トランジスタ17を設けた。したがって、第８の実施例の入力保護回路で効果を得られた入力端子100と接地端子300間の静電気サージに加えて、入力端子100と電源端子200間の静電気サージに対しても一層確実に内部インバータ50を構成するトランジスタの酸化膜破壊を防止できる。特に第９の実施例の入力保護回路は、第６の実施例同様、SOIプロセスで作成されたデバイスの保護回路に有効である。

図１０は本発明の第１０の実施例の入力保護回路のレイアウトを示す図である。第１０の実施例の入力保護回路は、第９の実施例の入力保護回路と回路構成は同じである。したがって図１０においては、図９のソース、ゲート、ドレインなどをレイアウト化してあらわした部分には同一符号を付してその説明を省略する。
第１０の実施例の入力保護回路は、半導体基板に形成されたN型不純物拡散層118〜120及びP型不純物拡散層121〜123、主にゲート電極として用いられるポリサイド層111〜117、下層配線層として用いられる第1メタル層101〜110及び上層配線層として用いられる第2メタル層124〜127で形成されている。なお、図面中には第1メタル層101〜110とN型不純物拡散層118〜120またはP型不純物拡散層121〜123との接続孔128〜132、第2メタル層124〜127と第1メタル層101〜110との接続孔133〜136及び第1メタル層101〜110とポリサイド層111〜117との接続孔137〜140を示している。これらの接続孔128〜140によって各導電層101〜117及び124〜127は電気的に接続されている。なお、各導電層101〜117及び124〜127間は図面には示していない絶縁層で電気的に分離されているのは言うまでもない。
図１０のレイアウトからわかるように、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8s及び第3NMOS保護トランジスタ10のソース10sとは同一のN型不純物活性領域118で形成されている。また、第1PMOS保護トランジスタ4のソース4sと第2PMOS保護トランジスタ7のソース7s及び第3PMOS保護トランジスタ14のソース14sとは同一のP型不純物活性領域121で形成されている。

第1NMOS保護トランジスタ5のゲート5gと第3NMOS保護トランジスタ10のゲート10g3つの直線ゲート電極が一端で共有化された共通のポリサイドパターン111で形成されている。この共通ゲートを構成するポリサイドパターン111は、接続孔137を介して第1層メタル105に接続される。第2NMOS保護トランジスタ8のゲート8gであるポリサイドパターン113は、接続孔137を介して第1層メタル101に接続される。第1NMOS保護トランジスタ5のドレイン5dは、接続孔を介して第1層メタル101接続される。この第1層メタルは図示されていないが入力端子100に接続されている。第1NMOS保護トランジスタ5のソース5sの一部（図では上部）は、接続孔128を介して第1層メタル102接続される。図１０では接続孔をソース及びドレインの全幅にわたって記載していないが、図２及び図３と同様に形成されており、記載が省略されている。第1層メタル102は接続孔133を介して保護接地線3である第2層メタル124に接続される。第1NMOS保護トランジスタ5のソース5sの他の一部（図では下部）、第3NMOS保護トランジスタ10のソース10s及び第2NMOS保護トランジスタ8のソース8sが共有しているN型不純物拡散層は、接続孔を介して第1層メタル103に接続される。この第1層メタル103は接続孔を介して保護接地線3である第2層メタル124に接続される。
第1PMOS保護トランジスタ4のゲート4gと第3PMOS保護トランジスタ14のゲート14gは3つの直線ゲート電極が一端で共有化された共通のポリサイドパターン112で形成されている。この共通ゲートを構成するポリサイドパターン112は、接続孔138を介して第1層メタル105に接続される。第2PMOS保護トランジスタ7のゲート7gであるポリサイドパターン114は、接続孔138を介して第1層メタル101に接続される。第1PMOS保護トランジスタ4のドレイン4dは、接続孔を介して第1層メタル101に接続される。第1PMOS保護トランジスタ4のソース4sの一部（図では上部）は、接続孔129を介して第1層メタル105に接続される。この第1層メタル105は接続孔134を介して保護電源線2である第2層メタル125に接続される。第1PMOS保護トランジスタ4のソース4sの他の一部（図では下部）、第3PMOS保護トランジスタ14のソース14s及び第2NMOS保護トランジスタ8のソース8sが共有しているN型不純物拡散層は、接続孔を介して第1層メタル106に接続される。この第1層メタル106は接続孔を介して保護電源線2である第2層メタル125に接続される。

第2及び第3NMOS保護トランジスタ8、10及び第2及び第3PMOS保護トランジスタ7、14のドレイン8d、10d、7d及び14dは接続孔を介して信号線9を構成する第1層メタル104に接続される。この第1層メタル104は接続孔を介して第5NMOS保護トランジスタ16のドレイン16d及び第5PMOS保護トランジスタのドレイン17dにも接続されている。第5NMOS保護トランジスタ16のゲート16gを構成するポリサイドパターン115は接続孔140を介して第1層メタル108に接続される。この第1層メタル108は接続孔130を介して第5NMOS保護トランジスタ16のソース16sに接続されるとともに、接続孔を介して内部回路用接地線30を構成する第2層メタル126にも接続される。第5PMOS保護トランジスタ17のゲート17gを構成するポリサイドパターン116は接続孔140を介して第1層メタル107に接続される。この第1層メタル107は接続孔131を介して第5PMOS保護トランジスタ17のソース17s及び内部インバータ50のPMOSトランジスタのソースに接続されるとともに、接続孔136を介して内部回路用電源線20を構成する第2層メタル127にも接続される。内部インバータ50を構成するPMOSトランジスタ及びNMOSトランジスタのゲートは内部インバータの入力線としてポリサイドパターン117で形成され、接続孔139を介して第1層メタル104に接続されている。内部インバータ50を構成するPMOSトランジスタ及びNMOSトランジスタのドレインは接続孔を介して第1層メタル110に接続されている。この第1層メタル110は図示されていないが他の内部回路に接続される。内部インバータ50を構成するNMOSトランジスタのソースは接続孔を介して第1層メタル109に接続される。この第1層メタル109は接続孔135を介して内部回路用接地線30を構成する第2層メタル126に接続される。
図１０から明らかなように、第1NMOS保護トランジスタ5のディメンジョンが最も大きい。第3NMOS保護トランジスタ10のディメンジョンは第1NMOSトランジスタ5の約半分ぐらいである。第2NMOS保護トランジスタ8のディメンジョンは、第1NMOS保護トランジスタ5及び第3NMOS保護トランジスタ10に比べてかなり小さい。また、第1PMOS保護トランジスタ4のディメンジョンが最も大きく、第3PMOS保護トランジスタ14のディメンジョンは第1PMOS保護トランジスタ4の約半分ぐらいである。第2PMOS保護トランジスタ7のディメンジョンは、第1PMOSトランジスタ4及び第3PMOS保護トランジスタ14に比べてかなり小さい。これは、第1保護トランジスタ4、5が直接サージ電流などを受け、また、第3保護トランジスタ10、14がサージ電流を通過させるのに対して、第2保護トランジスタ7、8はサージ電流を直接通過させないためこのようなディメンジョンの関係となっている。

以上説明したように第１０の実施例の入力保護回路では、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8s及び第3NMOS保護トランジスタ10のソース10sとを同一のN型不純物活性領域118で形成しているため、これらのドレインは同一電位になる。また、第1PMOS保護トランジスタ4のソース4sと第2PMOS保護トランジスタ7のソース7s及び第3PMOS保護トランジスタ14のソース14sとを同一のP型不純物活性領域121で形成しているため、これらのドレインは同一電位となる。
このような前提を基に、第１０の実施例の入力保護回路の動作を入力端子100と電源端子200間に静電気サージが侵入した場合を例に説明する。入力端子100に侵入した静電気サージから第2NMOS保護トランジスタ8のソース8s側のゲート酸化膜を保護するには、第1NMOS保護トランジスタ5を介してそのソース5sに伝わった電圧を素早く第2NMOS保護トランジスタ8のソース8sに伝える程有利である。また、第2NMOS保護トランジスタ8のドレイン8d側のゲート酸化膜を保護するにも第1NMOS保護トランジスタ5を介してそのソース5sに伝わった電圧を素早く第3NMOS保護トランジスタ10のソース10sに伝え、第3NMOS保護トランジスタ10が迅速に信号線9にサージ電圧を伝搬する程、保護機能が高まる。第１０の実施例の入力保護回路では、第1NMOS保護トランジスタ5のソース5sと第2NMOS保護トランジスタ8のソース8sを同一不純物活性領域内に一体に形成している。第1NMOS保護トランジスタ5のソース5sと第3NMOS保護トランジスタ10のソース10sも同一不純物活性領域内に一体に形成している。したがって、これらのソース5s、8s及び10sを別々に形成して金属配線で接続する場合よりもサージ電圧の伝搬が早まるため、ゲート酸化膜の破壊を効果的に防止出来る。このような効果は、第1、第2及び第3PMOS保護トランジスタ4、7及び14についても同様なので説明を省略する。また、第１０の実施例の入力保護回路では複数のトランジスタのソースを一体形成しているため、回路が占めるパターン面積を小さく出来るメリットもある。

図１１は本発明の第１１の実施例の入力保護回路のレイアウトを示す図である。図１１は図１０と大半の部分は同一であるので、同一部分には同一符号を付してその説明を省略する。第１１の実施例の入力保護回路が第１０の実施例の入力保護回路と異なる点（または更に改良した点）は、接続孔とゲート電極との間隔を規定していることである。具体的には、第1NMOS保護トランジスタ5のソース5s及びドレイン5dと第1層メタルとを接続するそれぞれの接続孔からゲート電極5gまでの間隔d1と第2NMOS保護トランジスタ8のソース8s及びドレイン8dと第1層メタルとを接続するそれぞれの接続孔からゲート電極8gまでの間隔d2との関係をd1≦d2とした。また、第3NMOS保護トランジスタ10のソース10s及びドレイン10dと第1層メタルとを接続するそれぞれの接続孔からゲート電極10gまでの間隔d3をd1≦d3とした。
PMOS保護トランジスタ側でも同様の関係を規定した。即ち、第1PMOS保護トランジスタ4のソース4s及びドレイン4dと第1層メタルとを接続するそれぞれの接続孔からゲート電極4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s及びドレイン7dと第1層メタルとを接続するそれぞれの接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5とした。また、第3PMOS保護トランジスタ14のソース14s及びドレイン14dと第1層メタルとを接続するそれぞれの接続孔からゲート電極14gまでの間隔d6をd4≦d6とした。

第１１の実施例の入力保護回路の動作を、電源端子200と接地端子300間に静電気サージが侵入した場合を例に説明する。電源端子200から静電気サージが侵入し接地端子300に抜ける際の経路には、次の2つのルートがある。第1のルートは、第1PMOS保護トランジスタ4のソース4sからドレイン4d （入力線1）を経て、第1NMOS保護トランジスタ5のドレイン5dからソース5sを経由して接地端子300へ到達するルートである。第2のルートは、第2PMOS保護トランジスタ7または第3PMOS保護トランジスタ14のソース7sまたは14sからドレイン7dまたは14d（信号線9）を経て、第2NMOS保護トランジスタ8または第3NMOS保護トランジスタ10のドレイン8dまたは10dからソース8sまたは10sを経由して接地端子300へ到達するルートである。
第１０の実施例で説明したように、第2PMOS保護トランジスタ7と第2NMO保護トランジスタ8は第1保護トランジスタ4及び5に比べてディメンジョン（面積）が小さい。したがって、ゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔も狭くデザインできる。ゲート電極からこれらの接続孔までの間隔を狭くすると、ソース及びドレインの寄生抵抗は小さくなる。第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔を狭くデザインすると、前述の電源端子200から接地端子300へのサージ電流の抜け道のうち、第2のルートにサージ電流が集中し易くなる。
第１１の実施例の入力保護回路では、第1PMOS保護トランジスタ4と第1NMOS保護トランジスタ5におけるゲート電極からソース/ドレインと第1層メタルとの接続孔の間隔d4、d1よりも、第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔d5、d2及び第3PMOS保護トランジスタ14と第3NMOS保護トランジスタ10のゲート電極からソース/ドレインと第1層メタルとの接続孔までの間隔d6、d3が、同等か大きくなるようにした。これゆえ、トランジスタの面積が小さい第２のルートにサージ電流が集中しにくくなる。
なお、第1層メタルとの接続孔の間隔d1、d2、d3、d4、d5及びd6の関係を、この実施例ではd1≦d2、 d1≦d3、 d4≦d5及びd4≦d6と設定したが、上記説明から理解できるようにd1＜d3＜d2及びd4＜d6＜d5と設定するほうが望ましいのはいうまでもない。
以上説明したように、第８の実施例の入力保護回路では、元々大面積を必要とされる第1PMOS保護トランジスタ4と第1NMOS保護トランジスタ5を介するルートでサージ電流が流れるようにしたので、回路面積の増大を抑えつつ電源端子200と接地端子300間に静電気サージが侵入した場合にも良好な静電破壊耐性が得られる。

第１から第８の実施例の入力保護回路は何れもCMOS型の入力保護回路で説明したが、保護トランジスタとしてPMOSまたはNMOSのいずれか一方のMOSトランジスタしか持たないオープンドレイン型の入力保護回路や、一つのMOSトランジスタのゲートへしか信号線が接続されないような入力端子へも応用可能である。

本発明の第１の実施例の入力保護回路を示す回路図 本発明の第２の実施例の入力保護回路のレイアウトを示す図 本発明の第３の実施例の入力保護回路のレイアウトを示す図 本発明の第４の実施例の入力保護回路を示す回路図 本発明の第５の実施例の入力保護回路を示す回路図 本発明の第６の実施例の入力保護回路を示す回路図 本発明の第７の実施例の入力保護回路を示す回路図 本発明の第８の実施例の入力保護回路を示す回路図 本発明の第９の実施例の入力保護回路を示す回路図 本発明の第１０の実施例の入力保護回路のレイアウトを示す図 本発明の第１１の実施例の入力保護回路のレイアウトを示す図

符号の説明

１．．．入力線、２．．．電源線、３．．．接地線、
４．．．第1PMOS保護トランジスタ、５．．．第1NMOS保護トランジスタ、
７．．．第2PMOS保護トランジスタ、８．．．第2NMOS保護トランジスタ、
１０．．．第3NMOS保護トランジスタ、１４．．．第3PMOS保護トランジスタ、
１６．．．第5NMOS保護トランジスタ、１７．．．第5PMOS保護トランジスタ、
２０．．．内部回路用電源線、３０．．．内部回路用接地線、
５０．．．内部インバータ、６０，７０，８０，９０．．．抵抗
１００．．．入力端子、２００．．．電源端子、３００．．．接地端子

Claims (5)

1. 入力信号を受取る入力端子と、
   第１の電源電位を受取る第１電源端子と、
   この第１電源端子に接続され、入力保護トランジスタのみに前記第１の電源電位を供給する第１保護電源線と、
   前記入力端子にドレインが接続され、前記第１保護電源線にゲートとソースとが接続された第1導電型の第１入力保護トランジスタと、
   前記入力端子に保護抵抗を介してゲートが接続され、ソースが前記第１保護電源線に接続され、ドレインが内部回路の入力に接続された前記第１導電型の第２入力保護トランジスタとを有し、
   前記第１入力保護トランジスタのソースと、前記第２入力保護トランジスタのソースとが同一の第１導電型不純物層領域に形成されたことを特徴とする入力保護回路。
2. 前記第１及び第２入力保護トランジスタのソースおよびドレインは接続孔を介して上層配線層に接続されており、
   前記同一の第１導電型不純物層領域に形成された第１導電型第1入力保護トランジスタのソースの接続孔とゲート電極との距離d1、
   前記同一の第１導電型不純物層領域に形成された第１導電型第２入力保護トランジスタのソースの接続孔とゲート電極との距離d2の関係は、d1≦d2である請求項１記載の入力保護回路。
3. 前記第１の電源電位とは相補関係にある第２の電源電位を受取る第２電源端子と、
   この第２電源端子に接続され、入力保護トランジスタのみに前記第２の電源電位を供給する第２保護電源線と、
   前記入力端子にドレインが接続され、前記第２保護電源線にゲートとソースとが接続された前記第１導電型とは逆の第２導電型の第３入力保護トランジスタと、
   前記入力端子に保護抵抗を介してゲートが接続され、ソースが前記第２保護電源線に接続され、ドレインが内部回路の入力に接続された前記第２導電型の第４入力保護トランジスタとをさらに有する請求項１記載の入力保護回路。
4. 前記第２導電型第３入力保護トランジスタのソースと、前記第２導電型第４入力保護トランジスタのソースとが同一の第２導電型不純物層領域に形成された請求項３記載の入力保護回路。
5. 前記第３及び第４入力保護トランジスタのソースおよびドレインは接続孔を介して上層配線層に接続されており、
   前記同一の第２導電型不純物層領域に形成された第２導電型第３入力保護トランジスタのソースの接続孔とゲート電極との距離d4、
   前記同一の第２導電型不純物層領域に形成された第２導電型第４入力保護トランジスタのソースの接続孔とゲート電極との距離d5の関係は、d4≦d5である請求項４記載の入力保護回路。

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