JPH0964199A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH0964199A JPH0964199A JP7234724A JP23472495A JPH0964199A JP H0964199 A JPH0964199 A JP H0964199A JP 7234724 A JP7234724 A JP 7234724A JP 23472495 A JP23472495 A JP 23472495A JP H0964199 A JPH0964199 A JP H0964199A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- gate
- input terminal
- transmission gate
- Prior art date
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- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳ型ＩＣ等の入力保護回路において、Ｉ
Ｃの非使用時に静電気等の過大入力から入力部を保護す
る。 【解決手段】 入力端子１０と被保護回路１８との間に
コンプリメンタリＭＯＳ型の伝達ゲート１７を接続す
る。ゲート１７は、回路１８の使用時には導通状態とさ
れ、回路１８の非使用時には非導通状態とされる。ゲー
ト１７が非導通状態にあるときは、ゲート１７を構成す
るＰＮ接合がブレークダウンするか又はゲート１７に寄
生するラテラルバイポーラトランジスタがオンするまで
は過大入力が回路１８の入力点Ｘに到達しない。ゲート
１７が導通状態にあるときは、入力端子１０からの入力
信号がゲート１７を介して回路１８の入力点Ｘに伝達さ
れる。
Ｃの非使用時に静電気等の過大入力から入力部を保護す
る。 【解決手段】 入力端子１０と被保護回路１８との間に
コンプリメンタリＭＯＳ型の伝達ゲート１７を接続す
る。ゲート１７は、回路１８の使用時には導通状態とさ
れ、回路１８の非使用時には非導通状態とされる。ゲー
ト１７が非導通状態にあるときは、ゲート１７を構成す
るＰＮ接合がブレークダウンするか又はゲート１７に寄
生するラテラルバイポーラトランジスタがオンするまで
は過大入力が回路１８の入力点Ｘに到達しない。ゲート
１７が導通状態にあるときは、入力端子１０からの入力
信号がゲート１７を介して回路１８の入力点Ｘに伝達さ
れる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳ型ＩＣ
（集積回路）等に用いるに好適な入力保護回路に関し、
特に入力端子と被保護回路との間にコンプリメンタリＭ
ＯＳ（ＣＭＯＳ）型の伝達（トランスミッション）ゲー
トを接続したことにより被保護回路の非使用時に静電気
等の過大入力から被保護回路の入力部を保護するように
したものである。
（集積回路）等に用いるに好適な入力保護回路に関し、
特に入力端子と被保護回路との間にコンプリメンタリＭ
ＯＳ（ＣＭＯＳ）型の伝達（トランスミッション）ゲー
トを接続したことにより被保護回路の非使用時に静電気
等の過大入力から被保護回路の入力部を保護するように
したものである。
【０００２】
【従来の技術】従来、ＭＯＳ型ＩＣの入力保護回路とし
ては、図４に示すものが知られている。
ては、図４に示すものが知られている。
【０００３】入力端子１０と低い電位ＶSSの電源ライン
との間には保護回路１２が接続されると共に、入力端子
１０と高い電位ＶDDの電源ラインとの間には保護回路１
４が接続される。入力端子１０は、入力抵抗１６を介し
て被保護回路１８の入力点Ｘに接続される。入力抵抗１
６は、回路１８の入力部を保護するためのもので、半導
体基板上に設けられたポリシリコン等の抵抗層からな
る。
との間には保護回路１２が接続されると共に、入力端子
１０と高い電位ＶDDの電源ラインとの間には保護回路１
４が接続される。入力端子１０は、入力抵抗１６を介し
て被保護回路１８の入力点Ｘに接続される。入力抵抗１
６は、回路１８の入力部を保護するためのもので、半導
体基板上に設けられたポリシリコン等の抵抗層からな
る。
【０００４】被保護回路１８は、ＮチャンネルＭＯＳ型
トランジスタＴN 及びＰチャンネルＭＯＳ型トランジス
タＴP からなるＣＭＯＳ型のインバータを含むもので、
トランジスタＴN ，ＴP のゲート接続点を入力点Ｘと
し、トランジスタＴN ，ＴP のドレイン接続点を出力点
Ｙとしている。トランジスタＴN のソースがＶSSの電源
ラインに接続されると共に、トランジスタＴP のソース
がＶDDの電源ラインに接続される。
トランジスタＴN 及びＰチャンネルＭＯＳ型トランジス
タＴP からなるＣＭＯＳ型のインバータを含むもので、
トランジスタＴN ，ＴP のゲート接続点を入力点Ｘと
し、トランジスタＴN ，ＴP のドレイン接続点を出力点
Ｙとしている。トランジスタＴN のソースがＶSSの電源
ラインに接続されると共に、トランジスタＴP のソース
がＶDDの電源ラインに接続される。
【０００５】サージ、静電気等の過大入力が入力端子１
０に印加されると、過大入力は、保護回路１２を介して
Ａの経路でＶSSのラインに吸収されるか又は保護回路１
４を介してＢの経路でＶDDのラインに吸収される。
０に印加されると、過大入力は、保護回路１２を介して
Ａの経路でＶSSのラインに吸収されるか又は保護回路１
４を介してＢの経路でＶDDのラインに吸収される。
【０００６】
【発明が解決しようとする課題】上記した従来技術によ
ると、製造工程中又は運搬中等でＩＣの非使用時にはＶ
DD用又はＶSS用のいずれの電源ラインの電位も不定レベ
ルにある。このような状態で入力端子１０に静電気等の
過大入力が加わると、入力抵抗１６を介してＣの経路で
過大入力が入力点Ｘに到達し、トランジスタＴN ，ＴP
のゲート絶縁膜を破壊し又は劣化させることがあった。
ると、製造工程中又は運搬中等でＩＣの非使用時にはＶ
DD用又はＶSS用のいずれの電源ラインの電位も不定レベ
ルにある。このような状態で入力端子１０に静電気等の
過大入力が加わると、入力抵抗１６を介してＣの経路で
過大入力が入力点Ｘに到達し、トランジスタＴN ，ＴP
のゲート絶縁膜を破壊し又は劣化させることがあった。
【０００７】また、ＣＤＭ（デバイス帯電モデル）のよ
うなシミュレーションを行なう場合、ＶDD用又はＶSS用
のいずれかの電源ライン（例えばＶSS用のライン）に接
地電位を付与した状態で入力端子１０に立上り時間が１
［ｎｓ］以下の急峻なＥＳＤ（静電気放電）パルスを印
加する。この場合には、例えば保護回路１２が作動する
前にＣの経路で入力点ＸにＥＳＤパルスが到達し、トラ
ンジスタＴN ，ＴP のゲート絶縁膜を破壊し又は劣化さ
せることがあった。
うなシミュレーションを行なう場合、ＶDD用又はＶSS用
のいずれかの電源ライン（例えばＶSS用のライン）に接
地電位を付与した状態で入力端子１０に立上り時間が１
［ｎｓ］以下の急峻なＥＳＤ（静電気放電）パルスを印
加する。この場合には、例えば保護回路１２が作動する
前にＣの経路で入力点ＸにＥＳＤパルスが到達し、トラ
ンジスタＴN ，ＴP のゲート絶縁膜を破壊し又は劣化さ
せることがあった。
【０００８】この発明の目的は、上記したようなゲート
絶縁膜の破壊や劣化を防止することができる新規な入力
保護回路を提供することにある。
絶縁膜の破壊や劣化を防止することができる新規な入力
保護回路を提供することにある。
【０００９】
【課題を解決するための手段】この発明に係る入力保護
回路は、入力信号を受取るための入力端子と、保護され
るべき回路素子と、前記入力端子と前記回路素子との間
に接続されたコンプリメンタリＭＯＳ型の伝達ゲートで
あって、前記回路素子の使用時には前記入力端子からの
入力信号を前記回路素子に伝達すべく導通状態にされ、
前記回路素子の非使用時には非導通状態にされるものと
を備えたものである。
回路は、入力信号を受取るための入力端子と、保護され
るべき回路素子と、前記入力端子と前記回路素子との間
に接続されたコンプリメンタリＭＯＳ型の伝達ゲートで
あって、前記回路素子の使用時には前記入力端子からの
入力信号を前記回路素子に伝達すべく導通状態にされ、
前記回路素子の非使用時には非導通状態にされるものと
を備えたものである。
【００１０】この発明の構成によれば、保護されるべき
回路素子の非使用時には、伝達ゲートが非導通状態にさ
れるので、入力端子に静電気等の過大入力が加わって
も、この過大入力は、伝達ゲートを構成するＰＮ接合が
ブレークダウンするか又は伝達ゲートに寄生するラテラ
ルバイポーラトランジスタがオンするまでは回路素子に
到達しない。従って、回路素子がＭＯＳ型トランジスタ
であれば、ゲート絶縁膜の破壊や劣化を免れることがで
きる。
回路素子の非使用時には、伝達ゲートが非導通状態にさ
れるので、入力端子に静電気等の過大入力が加わって
も、この過大入力は、伝達ゲートを構成するＰＮ接合が
ブレークダウンするか又は伝達ゲートに寄生するラテラ
ルバイポーラトランジスタがオンするまでは回路素子に
到達しない。従って、回路素子がＭＯＳ型トランジスタ
であれば、ゲート絶縁膜の破壊や劣化を免れることがで
きる。
【００１１】回路素子の使用時にあっては、伝達ゲート
が導通状態にされることにより入力信号が入力端子から
回路素子に伝達されるので、正常な動作を確保すること
ができる。この場合、伝達ゲートのオン抵抗は、入力抵
抗として利用することができる。
が導通状態にされることにより入力信号が入力端子から
回路素子に伝達されるので、正常な動作を確保すること
ができる。この場合、伝達ゲートのオン抵抗は、入力抵
抗として利用することができる。
【００１２】
【発明の実施の形態】図１は、この発明に係るＭＯＳ型
ＩＣの入力保護回路を示すもので、図１の回路は、図３
に示す半導体基板２０にＩＣとして形成されるものであ
る。
ＩＣの入力保護回路を示すもので、図１の回路は、図３
に示す半導体基板２０にＩＣとして形成されるものであ
る。
【００１３】入力端子１０は、半導体基板２０上に設け
られるボンディングパッドからなるもので、これには、
図４で述べたと同様にして保護回路１２，１４が接続さ
れる。保護回路１２及び１４には、それぞれＶSS用及び
ＶDD用の電源ラインが接続される。被保護回路１８は、
図４に関して前述したようにＣＭＯＳ型のインバータを
含むもので、図４と同様の部分には同様の符号を付して
詳細な説明を省略する。
られるボンディングパッドからなるもので、これには、
図４で述べたと同様にして保護回路１２，１４が接続さ
れる。保護回路１２及び１４には、それぞれＶSS用及び
ＶDD用の電源ラインが接続される。被保護回路１８は、
図４に関して前述したようにＣＭＯＳ型のインバータを
含むもので、図４と同様の部分には同様の符号を付して
詳細な説明を省略する。
【００１４】入力端子１０と被保護回路１８の入力点Ｘ
との間には、ＣＭＯＳ型の伝達ゲート１７が接続され
る。伝達ゲート１７は、ＮチャンネルＭＯＳ型トランジ
スタＴ1 とＰチャンネルＭＯＳ型トランジスタＴ2 とを
並列接続して成るもので、ドレイン接続点Ｅが入力端子
１０に接続され、ソース接続点Ｆが入力点Ｘに接続され
る。
との間には、ＣＭＯＳ型の伝達ゲート１７が接続され
る。伝達ゲート１７は、ＮチャンネルＭＯＳ型トランジ
スタＴ1 とＰチャンネルＭＯＳ型トランジスタＴ2 とを
並列接続して成るもので、ドレイン接続点Ｅが入力端子
１０に接続され、ソース接続点Ｆが入力点Ｘに接続され
る。
【００１５】トランジスタＴ1 では、ゲート電極Ｇ1 が
ＶDDの電源ラインに接続されると共に、サブストレート
電極ＳＢ1 がＶSSの電源ラインに接続される。また、ト
ランジスタＴ2 では、ゲート電極Ｇ2 がＶSSの電源ライ
ンに接続されると共に、サブストレート電極ＳＢ2 がＶ
DDの電源ラインに接続される。
ＶDDの電源ラインに接続されると共に、サブストレート
電極ＳＢ1 がＶSSの電源ラインに接続される。また、ト
ランジスタＴ2 では、ゲート電極Ｇ2 がＶSSの電源ライ
ンに接続されると共に、サブストレート電極ＳＢ2 がＶ
DDの電源ラインに接続される。
【００１６】図１の回路の使用時にあっては、伝達ゲー
ト１７が導通状態となり、入力端子１０からの入力信号
は、伝達ゲート１７を介して入力点Ｘに供給される。こ
の場合、伝達ゲート１７のオン抵抗は、図４の入力抵抗
１６に相当する入力抵抗として利用可能である。伝達ゲ
ート１７のオン抵抗だけでは入力抵抗として不十分であ
る場合は、伝達ゲートの入力側（接続点Ｅ側）又は出力
側（接続点Ｆ側）にポリシリコン等の補助抵抗を接続す
ればよい。
ト１７が導通状態となり、入力端子１０からの入力信号
は、伝達ゲート１７を介して入力点Ｘに供給される。こ
の場合、伝達ゲート１７のオン抵抗は、図４の入力抵抗
１６に相当する入力抵抗として利用可能である。伝達ゲ
ート１７のオン抵抗だけでは入力抵抗として不十分であ
る場合は、伝達ゲートの入力側（接続点Ｅ側）又は出力
側（接続点Ｆ側）にポリシリコン等の補助抵抗を接続す
ればよい。
【００１７】製造工程中又は運搬中等で図１の回路が非
使用であるときは、伝達ゲート１７は、図２に示すよう
な状態となる。図２において、接続点Ｅには保護回路１
２，１４が接続されると共に、接続点Ｆには被保護回路
１８が接続されるが、図示を省略した。
使用であるときは、伝達ゲート１７は、図２に示すよう
な状態となる。図２において、接続点Ｅには保護回路１
２，１４が接続されると共に、接続点Ｆには被保護回路
１８が接続されるが、図示を省略した。
【００１８】トランジスタＴ1 において、ゲート電極Ｇ
1 及びサブストレート電極ＳＢ1 の電位は、いずれも不
定レベルである。また、トランジスタＴ2 において、ゲ
ート電極Ｇ2 及びサブストレート電極ＳＢ2 の電位は、
いずれも不定レベルである。
1 及びサブストレート電極ＳＢ1 の電位は、いずれも不
定レベルである。また、トランジスタＴ2 において、ゲ
ート電極Ｇ2 及びサブストレート電極ＳＢ2 の電位は、
いずれも不定レベルである。
【００１９】図３は、図２の伝達ゲート１７の内部構成
を示すもので、図２と同様の部分には同様の符号を付し
てある。
を示すもので、図２と同様の部分には同様の符号を付し
てある。
【００２０】トランジスタＴ1 は、半導体基板２０の表
面に設けられたＰ型ウェル領域２２内に形成されるもの
で、２４は接続点Ｅに接続されたＮ+ 型ドレイン領域、
２６は接続点Ｆに接続されたＮ+ 型ソース領域、２８は
ゲート電極Ｇ1 と一体をなすゲート電極層、３０はサブ
ストレート電極ＳＢ1 に接続されたＰ+ 型ウェルコンタ
クト領域である。Ｎ+ 型領域２４とＰ型領域２２との間
にはＰＮ接合Ｄ11が形成されると共に、Ｐ型領域２２と
Ｎ+ 型領域２６との間にはＰＮ接合Ｄ12が形成される。
また、Ｎ+ 型領域２４とＰ型領域２２とＮ+ 型領域２６
とで寄生的なラテラルバイポーラトランジスタＱ1 を構
成する。
面に設けられたＰ型ウェル領域２２内に形成されるもの
で、２４は接続点Ｅに接続されたＮ+ 型ドレイン領域、
２６は接続点Ｆに接続されたＮ+ 型ソース領域、２８は
ゲート電極Ｇ1 と一体をなすゲート電極層、３０はサブ
ストレート電極ＳＢ1 に接続されたＰ+ 型ウェルコンタ
クト領域である。Ｎ+ 型領域２４とＰ型領域２２との間
にはＰＮ接合Ｄ11が形成されると共に、Ｐ型領域２２と
Ｎ+ 型領域２６との間にはＰＮ接合Ｄ12が形成される。
また、Ｎ+ 型領域２４とＰ型領域２２とＮ+ 型領域２６
とで寄生的なラテラルバイポーラトランジスタＱ1 を構
成する。
【００２１】トランジスタＴ2 は、半導体基板２０の表
面に設けられたＮ型ウェル領域３２内に形成されるもの
で、３４は接続点Ｅに接続されたＰ+ 型ドレイン領域、
３６は接続点Ｆに接続されたＰ+ 型ソース領域、３８は
ゲート電極Ｇ2 と一体をなすゲート電極層、４０はサブ
ストレート電極ＳＢ2 に接続されたＮ+ 型ウェルコンタ
クト領域である。Ｐ+ 型領域３４とＮ型領域３２との間
にはＰＮ接合Ｄ21が形成されると共に、Ｎ型領域３２と
Ｐ+ 型領域３６との間にはＰＮ接合Ｄ22が形成される。
また、Ｐ+ 型領域３４とＮ型領域３２とＰ+ 型領域３６
とで寄生的なラテラルバイポーラトランジスタＱ2 を構
成する。
面に設けられたＮ型ウェル領域３２内に形成されるもの
で、３４は接続点Ｅに接続されたＰ+ 型ドレイン領域、
３６は接続点Ｆに接続されたＰ+ 型ソース領域、３８は
ゲート電極Ｇ2 と一体をなすゲート電極層、４０はサブ
ストレート電極ＳＢ2 に接続されたＮ+ 型ウェルコンタ
クト領域である。Ｐ+ 型領域３４とＮ型領域３２との間
にはＰＮ接合Ｄ21が形成されると共に、Ｎ型領域３２と
Ｐ+ 型領域３６との間にはＰＮ接合Ｄ22が形成される。
また、Ｐ+ 型領域３４とＮ型領域３２とＰ+ 型領域３６
とで寄生的なラテラルバイポーラトランジスタＱ2 を構
成する。
【００２２】電極Ｇ1 ，Ｇ2 ，ＳＢ1 ，ＳＢ2 の電位が
いずれも不定レベルである状態においては、トランジス
タＴ1 ，Ｔ2 のいずれも非導通状態である。また、ＣＭ
Ｄのようなシミュレーションを行なう場合、例えばＶSS
用の電源ラインに接地電位を与えると、電極ＳＢ1 ，Ｇ
2 が接地電位となるが、トランジスタＴ1 ，Ｔ2 は、い
ずれも非導通状態である。
いずれも不定レベルである状態においては、トランジス
タＴ1 ，Ｔ2 のいずれも非導通状態である。また、ＣＭ
Ｄのようなシミュレーションを行なう場合、例えばＶSS
用の電源ラインに接地電位を与えると、電極ＳＢ1 ，Ｇ
2 が接地電位となるが、トランジスタＴ1 ，Ｔ2 は、い
ずれも非導通状態である。
【００２３】このような状態において、ＥＳＤパルス等
の過大入力が入力端子１０に加わると、過大入力が負極
性であればＰＮ接合Ｄ12，Ｄ21のいずれかがブレークダ
ウンするか又はトランジスタＱ1 ，Ｑ2 のいずれかがオ
ンするまで、過大入力が正極性であればＰＮ接合Ｄ11，
Ｄ22のいずれかがブレークダウンするか又はトランジス
タＱ1 ，Ｑ2 のいずれかがオンするまで過大入力が入力
点Ｘに到達しない。従って、被保護回路１８では、トラ
ンジスタＴN ，ＴP のゲート絶縁膜の破壊や劣化が防止
される。
の過大入力が入力端子１０に加わると、過大入力が負極
性であればＰＮ接合Ｄ12，Ｄ21のいずれかがブレークダ
ウンするか又はトランジスタＱ1 ，Ｑ2 のいずれかがオ
ンするまで、過大入力が正極性であればＰＮ接合Ｄ11，
Ｄ22のいずれかがブレークダウンするか又はトランジス
タＱ1 ，Ｑ2 のいずれかがオンするまで過大入力が入力
点Ｘに到達しない。従って、被保護回路１８では、トラ
ンジスタＴN ，ＴP のゲート絶縁膜の破壊や劣化が防止
される。
【００２４】このように伝達ゲート１７で過大入力を阻
止するときは、図１の保護回路１２及び／又は１４で過
大入力を逃がすことができる。
止するときは、図１の保護回路１２及び／又は１４で過
大入力を逃がすことができる。
【００２５】前述したように伝達ゲート１７のオン抵抗
だけでは入力抵抗として不十分である場合は、ポリシリ
コン等の補助抵抗を接続する代りに、図３の構成におい
てＴ1 ，Ｔ2 の各トランジスタ毎にソース領域及び／又
はドレイン領域を用いて抵抗路を形成してもよい。この
ような抵抗路を形成するには、トランジスタＴ1 につい
てはコンタクト部Ｄ1 ，Ｓ1 からチャンネル部（ゲート
電極層２８の直下部分）に至る経路を長くするか又は該
経路の幅を狭くし、トランジスタＴ2 についてはコンタ
クト部Ｄ2 ，Ｓ2 からチャンネル部（ゲート電極層３８
の直下部分）に至る経路を長くするか又は該経路の幅を
狭くすればよい。
だけでは入力抵抗として不十分である場合は、ポリシリ
コン等の補助抵抗を接続する代りに、図３の構成におい
てＴ1 ，Ｔ2 の各トランジスタ毎にソース領域及び／又
はドレイン領域を用いて抵抗路を形成してもよい。この
ような抵抗路を形成するには、トランジスタＴ1 につい
てはコンタクト部Ｄ1 ，Ｓ1 からチャンネル部（ゲート
電極層２８の直下部分）に至る経路を長くするか又は該
経路の幅を狭くし、トランジスタＴ2 についてはコンタ
クト部Ｄ2 ，Ｓ2 からチャンネル部（ゲート電極層３８
の直下部分）に至る経路を長くするか又は該経路の幅を
狭くすればよい。
【００２６】
【発明の効果】以上のように、この発明によれば、ＩＣ
の非使用時に非導通状態にされるＣＭＯＳ型の伝達ゲー
トを入力端子とＩＣの入力部との間に接続して該入力部
を静電気等の過大入力から保護するようにしたので、入
力部でのゲート絶縁膜の破壊や劣化等の故障を未然に防
止できる効果が得られるものである。
の非使用時に非導通状態にされるＣＭＯＳ型の伝達ゲー
トを入力端子とＩＣの入力部との間に接続して該入力部
を静電気等の過大入力から保護するようにしたので、入
力部でのゲート絶縁膜の破壊や劣化等の故障を未然に防
止できる効果が得られるものである。
【００２７】また、ＩＣの使用時には、伝達ゲートが導
通状態となり、オン抵抗を入力抵抗として利用できるの
で、ポリシリコン等の補助抵抗として抵抗値が小さいも
のを使用可能になったり、かかる補助抵抗を省略可能に
なったりする利点もある。
通状態となり、オン抵抗を入力抵抗として利用できるの
で、ポリシリコン等の補助抵抗として抵抗値が小さいも
のを使用可能になったり、かかる補助抵抗を省略可能に
なったりする利点もある。
【図１】 この発明に係るＭＯＳ型ＩＣの入力保護回路
を示す回路図である。
を示す回路図である。
【図２】 ＩＣの非使用時における伝達ゲートの状態を
示す回路図である。
示す回路図である。
【図３】 図２の伝達ゲートの内部構成を示す基板断面
図である。
図である。
【図４】 従来の入力保護回路を示す回路図である。
１０：入力端子、１７：伝達ゲート、１８：被保護回
路、２０：半導体基板。
路、２０：半導体基板。
Claims (1)
- 【請求項１】入力信号を受取るための入力端子と、 保護されるべき回路素子と、 前記入力端子と前記回路素子との間に接続されたコンプ
リメンタリＭＯＳ型の伝達ゲートであって、前記回路素
子の使用時には前記入力端子からの入力信号を前記回路
素子に伝達すべく導通状態にされ、前記回路素子の非使
用時には非導通状態にされるものとを備えた入力保護回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234724A JPH0964199A (ja) | 1995-08-21 | 1995-08-21 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7234724A JPH0964199A (ja) | 1995-08-21 | 1995-08-21 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0964199A true JPH0964199A (ja) | 1997-03-07 |
Family
ID=16975384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7234724A Pending JPH0964199A (ja) | 1995-08-21 | 1995-08-21 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0964199A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438669B1 (ko) * | 2001-12-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 정전기 특성이 향상된 반도체 장치 |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
-
1995
- 1995-08-21 JP JP7234724A patent/JPH0964199A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100438669B1 (ko) * | 2001-12-31 | 2004-07-03 | 주식회사 하이닉스반도체 | 정전기 특성이 향상된 반도체 장치 |
| US7154350B2 (en) | 2002-09-11 | 2006-12-26 | Seiko Epson Corporation | Semiconductor device |
| JP2006073553A (ja) * | 2004-08-31 | 2006-03-16 | Nec Electronics Corp | ヒューズトリミング回路 |
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