JP2006019671A

JP2006019671A - 静電放電防護装置

Info

Publication number: JP2006019671A
Application number: JP2004231083A
Authority: JP
Inventors: Sheng-Chieh Yang; ▲勝▼捷楊; An Shih; 安石; Ming-Dou Ker; 明▲道▼ 柯; Tang-Kui Tseng; 當貴曾
Original assignee: Toppoly Optoelectronics Corp
Current assignee: TPO Displays Corp
Priority date: 2004-07-01
Filing date: 2004-08-06
Publication date: 2006-01-19
Also published as: US20060001098A1; TW200603375A; TWI247411B

Abstract

【課題】本発明では静電放電防護装置が提供されている。
【解決手段】静電電荷の衝撃を受けた際、静電放電防護装置には反応が速く、受容度が高いという特性が備わっているため、大量の静電放電電流の衝撃を受けても静電放電防護装置は損壊しない。また、静電放電防護装置の構造面においては、金属酸化膜半導体トランジスタ１５０，１６０の配置面積を利用し、ダイオード１５５，１６５と金属酸化膜半導体トランジスタ１５０，１６０とが並列であるという構造が同時に形成されているため、素子の配置面積は低減されている。
【選択図】図３（ａ）

Description

本発明は静電放電（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ、ＥＳＤ）防護装置に関するものであり、特に低温多結晶シリコン素子を利用して構成されている静電放電防護装置に関するものである。

一般的に述べると、低温多結晶シリコンの製造工程により作製されている薄膜トランジスタを従来からの非晶質シリコンの薄膜トランジスタと比較した場合、それには比較的高い移動度（Ｍｏｂｉｌｉｔｙ）と、比較的低い臨界電圧（ＴｈｒｅｓｈｏｌｄＶｏｌｔａｇｅ）とが備わっているため、複雑な回路をガラス基板上に製作することに適している。しかし、低温多結晶シリコン薄膜トランジスタ表示パネルの製作過程においては、大量の静電電荷の発生は不可避であり、大量の静電電荷が蓄積されるため、放電動作により大電流が生成され、内部回路内のトランジスタに降伏現象が発生し、実質的な破壊が引き起こされる可能性がある。

静電電荷の放電時に内部回路内のトランジスタが破壊されることを防止するため、一般には内部回路の周囲に静電放電防護装置が設計されている。大量に蓄積されている静電電荷が内部回路に衝撃を与える前に、静電放電防護装置が直ちに静電電荷を伝導して放電させることにより、内部回路が損壊を受けること防止する。

図１について、そこに示されているのは公知手段においてダイオード構造により形成されている静電放電防護装置である。内部回路１０の一つの端点から入出力パッド（Ｉｎｐｕｔ／ＯｕｔｐｕｔＰａｄ、Ｉ／ＯＰａｄ）１２までの間には抵抗（Ｒ）が直列接続しており、内部回路１０の端点に近接した位置には、二個のダイオード２０、３０が接続しており、それぞれ高電圧源（Ｖｄｄ）と低電圧源（Ｖｓｓ）に至っている。そのうち、第１のダイオード２０のＰ型端は内部回路１０の端点に接続し、Ｎ型端は高電圧源（Ｖｄｄ）に接続しており、第２のダイオード３０のＮ型端は内部回路１０の端点に接続し、Ｐ型端は低電圧源（Ｖｓｓ）に接続している。そのため、静電電荷が入出力パッド１２に衝撃を与える際に、静電放電電流（ＥＳＤＣｕｒｒｅｎｔ）は第１のダイオード２０または第２のダイオード３０を介して高電圧源（Ｖｄｄ）または低電圧源（Ｖｓｓ）まで伝導され、内部回路１０の損壊は防止される。

図１に示されている静電放電防護装置はダイオードで構成されているため、ダイオードの特性を備えている。その利点は反応が迅速で、受容度は正方向バイアス（ＰＤｍｏｄｅ、ＮＳｍｏｄｅ）時に比較的高い点であるが、反対方向の静電電流の衝撃を受ける際には（ＮＤｍｏｄｅ、ＰＳｍｏｄｅ）、一般の金属酸化膜半導体トランジスタ（ＭＯＳ）と比較して容易に損壊する。また、ダイオードを静電放電防護装置とした場合には、低電圧源（Ｖｓｓ）に対するプラスの静電電荷が入出力パッド１２に衝撃を与える際に（ＰＳｍｏｄｅ）、ダイオードの反応は比較的緩慢で、受容度も低いため、静電放電電流が内部回路に衝撃を与えることにより内部回路が損壊する可能性がある。上記ＰＤｍｏｄｅとはプラス極から高電圧源（Ｖｄｄ）に至ることを指し、ＮＳｍｏｄｅとはマイナス極から低電圧源（Ｖｓｓ）に至ることを指し、ＮＤｍｏｄｅとはマイナス極から高電圧源（Ｖｄｄ）に至ること指し、ＰＳｍｏｄｅとはプラス極から低電圧源（Ｖｓｓ）に至ることを指しており、電流方向については図１内の矢印で示されている通りである。

図２について、そこに示されているのは公知の多結晶シリコン製造工程において金属酸化膜半導体構造により形成されている静電放電防護装置である。内部回路４０の端点から入出力パッド（Ｉｎｐｕｔ／ＯｕｔｐｕｔＰａｄ、Ｉ／ＯＰａｄ）４２までの間には抵抗Ｒ１とＲ２とが直列接続しており、内部回路４０の端点に近接した箇所のＲ１とＲ２との間のノードａ位置には、それぞれ高電圧源（Ｖｄｄ）に至る一つのＰ型多結晶シリコントランジスタ５０と低電圧源（Ｖｓｓ）に至るＮ型多結晶シリコントランジスタ６０とが接続している。そのうち、Ｐ型多結晶シリコントランジスタ５０のゲート（Ｇａｔｅ）とソース（Ｓｏｕｒｃｅ）との間は抵抗Ｒ３により相互に接続され、ソースは高電圧源（Ｖｄｄ）に接続しており、ドレイン（Ｄｒａｉｎ）はノードａ位置に接続している。Ｎ型多結晶シリコントランジスタ６０のゲート（Ｇａｔｅ）とソース（Ｓｏｕｒｃｅ）との間は抵抗Ｒ４により相互に接続され、ソースは低電圧源（Ｖｓｓ）に接続しており、ドレイン（Ｄｒａｉｎ）とノードａ位置との間には抵抗Ｒ５が接続している。

上記静電放電防護装置について、静電電荷が入出力パッド４２に衝撃を与える際に、静電放電電流（ＥＳＤＣｕｒｒｅｎｔ）はＰ型トランジスタ５０またはＮ型トランジスタ６０を介して高電圧源（Ｖｄｄ）または低電圧源（Ｖｓｓ）まで伝導され、内部回路４０の損壊は防止される。

図２に示されている静電放電防護装置は金属酸化膜半導体トランジスタにより構成されているため、金属酸化膜半導体トランジスタの特性を備えている。その利点はＰＳｍｏｄｅ及びＮＤｍｏｄｅの際の受容度が良好である点にあるが、その反応は十分に迅速とは言えず、信頼性も比較的劣っている。つまり、金属酸化膜半導体トランジスタを静電放電防護装置とした場合には、ＰＳｍｏｄｅ及びＮＤｍｏｄｅにおいて、それは比較的大きい静電放電電流を受容することができるが、ＮＳｍｏｄｅの際、そのＮ型金属酸化膜半導体トランジスタ素子が静電放電の衝撃を受けた後には、往々にして内部に損傷が発生するのである。また、静電電荷が入出力パッド４２に衝撃を与える際には、金属酸化膜半導体トランジスタの反応速度が十分ではないため、一部の静電放電電流が内部回路４０に到達し、内部回路４０が損傷を受ける可能性がある。そのため、このような設計の下においては、静電放電の導通速度が不十分であるため、抵抗Ｒ１、Ｒ２とＲ５とを追加して静電放電が内部回路４０に衝撃を与える速度を低減させ、Ｎ型金属酸化膜半導体トランジスタ素子とＰ型金属酸化膜半導体トランジスタ素子とに十分な時間を与えて導通させなければならないが、回路上に抵抗Ｒ１、Ｒ２とＲ５とを追加した後には、配置（ｌａｙｏｕｔ）面積が大幅に増加するにも拘わらず、非常に良好な保護効果を得ることはできない。

従って、本発明の目的は低温多結晶シリコンの静電放電防護装置を提供することにある。静電電荷が衝撃を与える際には、例えばＰＳｍｏｄｅとＮＤｍｏｄｅ、ＮＳｍｏｄｅとＰＤｍｏｄｅにおいて、静電放電防護装置には急速に反応して導通させるという特性が備わっているため、この設計により保護される回路に静電放電による損傷が発生することは低減される。

そのため、本発明では内部回路を保護するための低温多結晶シリコンの静電放電防護装置が提供されており、それには当該内部回路の端点と高電圧源との間に接続している第１の静電放電電流ユニットと、内部回路の端点と低電圧源との間に接続している第２の静電放電電流ユニットとが備わり、そのうち、第１の静電放電電流ユニット及び第２の静電放電電流ユニットはともに少なくともそれぞれ並列である第１の二次電流経路と第２の二次電流経路とを有し、両二次電流経路はそれぞれプラス静電電荷及びマイナス静電電荷に対して設計されている電流経路である。

また、本発明では内部回路を保護するための低温多結晶シリコンの静電放電防護装置が提供されており、それには第１の金属酸化膜半導体トランジスタの配置面積内において並列である第１の金属酸化膜半導体トランジスタ及び第１のダイオードと、第２の金属酸化膜半導体トランジスタの配置面積内において並列である第２の金属酸化膜半導体トランジスタ及び第２のダイオードとが備わり、そのうち、第１の金属酸化膜半導体トランジスタと第２の金属酸化膜半導体トランジスタとはともに金属酸化膜半導体ダイオード素子に接続しており、第１の金属酸化膜半導体トランジスタは内部回路の端点と第１の電圧源との間に接続し、第２の金属酸化膜半導体トランジスタは内部回路の端点と第２の電圧源との間に接続している。

また、本発明では金属酸化膜半導体トランジスタの配置面積内において並列であるＰ型金属酸化膜半導体トランジスタ及びダイオード構造が提供されており、それには第１のＰ型ドープ領域と、第２のＰ型ドープ領域と、第１のＰ型領域内に位置しているＮ型ドープ領域と、第１のＰ型ドープ領域と第２のＰ型ドープ領域との間に位置している無ドープ領域とが備わり、そのうち、第１のＰ型ドープ領域上をカバーする導電層はソースを形成することができ、無ドープ領域上をカバーする導電層はゲートを形成することができ、第２のＰ型ドープ領域上をカバーする導電層はドレインを形成することができ、ソースとドレインとの間にもＮ型ドープ領域と無ドープ領域とにより当該構造を形成することが可能である。

また、本発明では金属酸化膜半導体トランジスタの配置面積内において並列であるＮ型金属酸化膜半導体トランジスタ及びダイオード構造が提供されており、それには第１のＮ型ドープ領域と、第２のＮ型ドープ領域と、第１のＮ型領域内に位置しているＰ型ドープ領域と、第１のＮ型ドープ領域と第２のＮ型ドープ領域との間に位置している無ドープ領域とが備わり、そのうち、第１のＮ型ドープ領域上をカバーする導電層はソースを形成することができ、無ドープ領域上をカバーする導電層はゲートを形成することができ、第２のＮ型ドープ領域上をカバーする導電層はドレインを形成することができ、ソースとドレインとの間にもＰ型ドープ領域と無ドープ領域とにより当該構造を形成することが可能である。

審査官殿に本発明の特徴と技術内容を更に理解していただくために、以下の本発明関連の詳細説明と添付図とを参照していただきたい。但し、添付されている図面は参考並びに説明用としてだけに提出されたものであり、本発明を制限するものでないことは言うまでもない。

図３（ａ）について、そこに示されているのは本発明の低温多結晶シリコン薄膜トランジスタにより構成されるパネル上に形成された静電放電防護装置の第１の適正な実施例である。内部回路１４０の一つの端点から入出力パッド（Ｉｎｐｕｔ／ＯｕｔｐｕｔＰａｄ、Ｉ／ＯＰａｄ）１４２までの間には抵抗Ｒ６とＲ７とが直列接続しており、内部回路１４０に近接した箇所のＲ６とＲ７との間のノードｂ位置には、一つのＰ型多結晶シリコントランジスタ１５０、第１のダイオード１５５、Ｎ型多結晶シリコントランジスタ１６０と第２のダイオード１６５とが接続し、高電圧源（Ｖｄｄ）及び低電圧源（Ｖｓｓ）に至っている。そのうち、Ｐ型多結晶シリコントランジスタ１５０のソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）は第１のダイオード１５５のＮ極端及びＰ極端と相互に接続して並列構造を形成している。Ｐ型多結晶シリコントランジスタ１５０のゲート（Ｇａｔｅ）とソース（Ｓｏｕｒｃｅ）との間は抵抗Ｒ８により相互に接続され、ソースは高電圧源（Ｖｄｄ）に接続しており、ドレイン（Ｄｒａｉｎ）はノードｂ位置に接続している。Ｎ型多結晶シリコントランジスタ１６０のソース（Ｓｏｕｒｃｅ）及びドレイン（Ｄｒａｉｎ）は第２のダイオード１６５のＰ極端及びＮ極端と相互に接続して並列構造を形成している。Ｎ型多結晶シリコントランジスタ１６０のゲート（Ｇａｔｅ）とソース（Ｓｏｕｒｃｅ）との間は抵抗Ｒ９により相互に接続され、ソースは低電圧源（Ｖｓｓ）に接続しており、ドレインとノードｂ位置との間は抵抗Ｒ１０で接続されている。

上記静電放電防護装置について、静電電荷が入出力パッド１４２に衝撃を与える際に、静電放電電流（ＥＳＤＣｕｒｒｅｎｔ）は高電圧源（Ｖｄｄ）または低電圧源（Ｖｓｓ）まで伝導され、内部回路１４０の損壊は防止される。

また、金属酸化膜半導体トランジスタがダイオードと並列接続されているため、マイナスの静電放電電流（ＮＤｍｏｄｅの静電電流）が衝撃を与える初期においては、ダイオードが迅速であり、金属酸化膜半導体トランジスタまだ完全に起動していない状態下で、ダイオードが静電放電電流を伝導する役割を果たす。静電放電電流が非常に大きい場合には、金属酸化膜半導体トランジスタが起動し、電流経路を提供して一部の静電放電電流を伝導する役割を分担する。従って、本発明の静電放電防護装置はダイオードの急速な反応という利点を備えているばかりではなく、更に同一面積下で静電放電の受容度を向上させることができるため、静電電荷の内部回路１４０に対する脅威を完全に隔離することが可能となる。

また図３（ｂ）について、そこに示されているのは本発明の低温多結晶シリコン薄膜トランジスタにより構成されるパネル上に形成された静電放電防護装置の第２の適正な実施例である。それが第１の実施例と異なっている点は抵抗Ｒ６と抵抗Ｒ１０とが省略されている点であり、これにより必要とされる配置面積は効果的に低減され、スペースは節約され、かつより良好な静電放電機能を備えることが可能となる。それは主に金属酸化膜半導体トランジスタがダイオードと並列接続されて構成されている静電放電素子の受容度が高いためである。

また、金属酸化膜半導体トランジスタとダイオードとが並列接続していることにより生じる多結晶シリコン製造工程における回路素子の面積が過大であるという問題を解決するため、本発明では静電放電防護装置内において金属酸化膜半導体トランジスタとダイオードとを並列接続するための回路配置構造が提供されている。

図４（ａ）と図４（ｂ）について、そこに示されているのは本発明の静電放電防護装置においてＮ型金属酸化膜半導体トランジスタとダイオードとが並列接続されている回路配置実施例の構造見取図である。図４（ａ）内においては、Ｎ型金属酸化膜半導体トランジスタの配置面積２００が一般的に作製された上で２個のＮ型領域２１０、２２０がソース（Ｓｏｕｒｃｅ）領域及びドレイン（Ｄｒａｉｎ）領域として形成されているとともに、２個のＮ型領域２１０、２２０の間の無ドープ領域（Ｉｎｔｒｉｎｓｉｃ）２３０にはゲートチャネル領域が形成されており、前記無ドープ領域（Ｉｎｔｒｉｎｓｉｃ）２３０はＰ型軽ドープ領域とすることができ、かつ当該領域の上方にはゲートを有する導体構造を形成することも可能である（本図内には図示せず）。

次に、図４（ｂ）に示されている通り、Ｎ型金属酸化膜半導体トランジスタのソース領域内に、Ｐ型領域２１５をドープする。その後、ソース領域２１０、ドレイン領域２２０及びゲート領域２３０にコンタクト（Ｃｏｎｔａｃｔ）を形成し、それぞれ関連の回路上に接続する。ソース領域、ドレイン領域及びゲート領域に形成するとともに、ソース領域の一部領域はＰ型領域２１５であるため（図の通り、但しその位置が中央であるかどうかについては制限されない）、ダイオード構造とＮ型金属酸化膜半導体トランジスタとを並列に接続することにより、図示されている三端点（Ｘ、Ｙ、Ｚ）回路素子を完成させる。

上記実施例においては、Ｎ型金属酸化膜半導体トランジスタが形成されているとともに、ソースとドレインとの間にはダイオード構造が並列接続されている。当該ダイオードにはＰ型領域２１５（金属酸化膜半導体トランジスタに接続しているソース端）と、無ドープ領域２３０と、Ｎ型領域２２０（金属酸化膜半導体トランジスタに接続しているドレイン端）とが備わっている。

更に図４（ｃ）に示されているのは、本発明において形成される別の配置実施例の見取図であり、そこでは主にＰ型領域が複数のＰ型二次領域２１５１として分散している。

上記実施例においては、Ｎ型金属酸化膜半導体トランジスタが形成されているとともに、ソースとドレインとの間には複数のダイオード構造が並列接続されている。当該それらダイオードにはそれぞれＰ型二次領域２１５１（金属酸化膜半導体トランジスタに接続しているソース端）と、無ドープ領域２３０と、Ｎ型領域２２０（金属酸化膜半導体トランジスタに接続しているドレイン端）とが備わっている。

同様の原理に基づき、Ｐ型トランジスタとダイオードとが並列接続されている構造をＮ型金属酸化膜半導体トランジスタとダイオードとを並列接続する方式に基づき完成させることも可能である。つまり元来のＮ型金属酸化膜半導体トランジスタ内のＮ型部分をＰ型に変換し、元来のＰ型部分をＮ型に変換することにより図示されている三端点（Ｘ、Ｙ、Ｚ）回路素子を完成することが可能となるのである（図４（ｄ）の通り）。このようにして、低温多結晶シリコン相補金属酸化膜半導体製造工程（ＬＴＰＳＣＭＯＳ）により図３（ａ）、図３（ｂ）に示されている本発明の適正な実施例における回路を完成することが可能となる。また所定外のフォトマスクを必要としない状況下において、金属酸化膜半導体トランジスタの一方の側の構造を二種類のドープ物質に改変するだけで、一つの金属酸化膜半導体トランジスタの配置面積内にダイオードを寄生させて形成することができるとともに、静電放電の電流経路を提供することが可能となる。このようにして、当該素子はより高い静電放電の電流による衝撃を受容することが可能となる。

従って、本発明の利点は低温多結晶シリコンの静電放電防護装置が提供されている点にある。静電電荷の衝撃を受ける際、静電放電防護装置には反応が急速であるという特性が備わっている以外に、併せて比較的高い静電放電の受容度も備わっている。

従って、本発明の利点は低温多結晶シリコンの静電放電防護装置が提供されている点にある。金属酸化膜半導体トランジスタの面積を利用し、ダイオードと金属酸化膜半導体トランジスタとが並列接続している構造を同時に形成することにより、素子の配置面積は削減される。当然ながら、本発明で公開されている静電放電防護装置はその他半導体集積回路上にも広範に応用することが可能である。

上記をまとめると、本発明についてはすでに適正な実施例により上記の通り公開されているが、それは本発明を制限するものではなく、当該技術に習熟した技術者であれば、本発明の精神及び範囲を逸脱することなく、各種の変更や装飾を加えることは可能であるため、本発明の保護範囲については後添の特許請求範囲をその基準とすることは言うまでもない。

公知技術において、ダイオード構造により形成されている静電放電防護装置の図である。金属酸化膜半導体トランジスタにより構成される静電放電防護装置の図である。本発明の多結晶シリコン製造工程における静電放電防護装置の図である。同様の静電放電防護装置の図である。本発明の静電放電防護装置における金属酸化膜半導体とダイオードとが並列になっている配置構造見取図である。同様の配置構造見取図である。同様の配置構造見取図である。同様の配置構造見取図である。

符号の説明

１０内部回路
１２入出力接線パッド
２０第１のダイオード
３０第２のダイオード
４０内部回路
４２入出力接線パッド
５０Ｐ型トランジスタ
６０Ｎ型トランジスタ
１４０内部回路
１４２入出力接線パッド
１５０Ｐ型トランジスタ
１５５第１のダイオード
１６０Ｎ型トランジスタ
１６５第２のダイオード
２００Ｎ型トランジスタの配置面積
２１０Ｎ型領域（ソース領域）
２２０Ｎ型領域（ドレイン領域）
２１５Ｐ型領域
２３０無ドープ領域（ゲートチャネル領域）
２１５１Ｐ型二次領域

Claims

内部回路を保護するための静電放電防護装置であり、
当該内部回路の端点と高電圧源との間に接続している第１の静電放電電流ユニットと、
当該内部回路の当該端点と低電圧源との間に接続している第２の静電放電電流ユニットとを備え、
当該第１の静電放電電流ユニット及び第２の静電放電電流ユニットはともに少なくともそれぞれ並列である第１の二次電流経路と第２の二次電流経路とを有し、当該第１の二次電流経路上には金属酸化膜半導体トランジスタ素子が接続し、当該第２の二次電流経路上にはダイオード素子が接続していることを特徴とする静電放電防護装置。
当該金属酸化膜半導体トランジスタ素子にはゲート、ソースとドレインとが含まれ、当該ゲートが当該ソースに接続していることにより、当該ドレインと当該ソースとを両端点として当該第１の二次電流経路上に接続し、当該金属酸化膜半導体トランジスタは低温多結晶シリコン金属酸化膜半導体トランジスタであり、当該金属酸化膜半導体トランジスタ素子の当該ゲートは抵抗を介して当該ソースと電気的に接続していることを特徴とする、請求項１記載の静電放電防護装置。
当該金属酸化膜半導体トランジスタ素子と当該ダイオード素子とは共同で集積回路構造内に形成されていることを特徴とする、請求項１記載の静電放電防護装置。
当該金属酸化膜半導体トランジスタの集積回路構造には、
第１のＮ型ドープ領域と、
第２のＮ型ドープ領域と、
当該第１のＮ型ドープ領域内に位置しているＰ型ドープ領域と、
当該第１のＮ型ドープ領域と当該第２のＮ型ドープ領域との間に位置している無ドープ領域とが備わり、
当該第１のＮ型ドープ領域上をカバーする導電層はソースを形成することができ、当該無ドープ領域上をカバーする導電層はゲートを形成することができ、当該第２のＮ型ドープ領域上をカバーする導電層はドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｐ型ドープ領域、当該無ドープ領域と当該第２のＮ型ドープ領域とにより当該ダイオード素子を形成することができることを特徴とする、請求項３記載の静電放電防護装置。
当該金属酸化膜半導体トランジスタの配置面積には、
第１のＰ型ドープ領域と、
第２のＰ型ドープ領域と、
当該第１のＰ型ドープ領域内に位置しているＮ型ドープ領域と、
当該第１のＰ型ドープ領域と当該第２のＰ型ドープ領域との間に位置している無ドープ領域とが備わり、
当該第１のＰ型ドープ領域上をカバーする導電層はソースを形成することができ、当該無ドープ領域上をカバーする導電層はゲートを形成することができ、当該第２のＰ型ドープ領域上をカバーする導電層はドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｎ型ドープ領域、当該無ドープ領域と当該第２のＰ型ドープ領域とにより当該ダイオード素子を形成することができることを特徴とする、請求項３記載の静電放電防護装置。
内部回路を保護するための静電放電防護装置であり、
第１の金属酸化膜半導体トランジスタの配置面積内において並列である第１の金属酸化膜半導体トランジスタ及び第１のダイオードと、
第２の金属酸化膜半導体トランジスタの配置面積内において並列である第２の金属酸化膜半導体トランジスタ及び第２のダイオードとを備え、
当該第１の金属酸化膜半導体トランジスタと当該第２の金属酸化膜半導体トランジスタとはともにそれぞれゲート、ソースとドレインとを有し、当該ゲートがともに当該ソースに接続していることにより、当該ドレインと当該ソースとを両端点としてそれぞれ相互に対応する当該第１のダイオード及び当該第２のダイオード上に並列接続しており、当該第１の金属酸化膜半導体トランジスタの両端点はそれぞれ当該内部回路の端点と第１の電圧源との間に接続し、当該第２の金属酸化膜半導体トランジスタの両端点はそれぞれ当該内部回路の端点と第２の電圧源との間に接続していることを特徴とする静電放電防護装置。
当該第１の金属酸化膜半導体トランジスタはＰ型多結晶シリコントランジスタであり、当該第１の電圧源は高電圧源であり、当該第１の金属酸化膜半導体トランジスタの配置面積には、
第１のＰ型ドープ領域と、
第２のＰ型ドープ領域と、
当該第１のＰ型ドープ領域内に位置しているＮ型ドープ領域と、
当該第１のＰ型ドープ領域と当該第２のＰ型ドープ領域との間に位置している無ドープ領域とが備わり、
当該第１のＰ型ドープ領域上をカバーする導電層は当該ソースを形成することができ、当該無ドープ領域上をカバーする導電層は当該ゲートを形成することができ、当該第２のＰ型ドープ領域上をカバーする導電層は当該ドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｎ型ドープ領域、当該無ドープ領域と当該第２のＰ型ドープ領域とにより当該ダイオードを形成することができることを特徴とする、請求項６記載の静電放電防護装置。
当該第１の金属酸化膜半導体トランジスタはＮ型多結晶シリコントランジスタであり、当該第１の電圧源は低電圧源であり、当該第１の金属酸化膜半導体トランジスタの配置面積には、
第１のＮ型ドープ領域と、
第２のＮ型ドープ領域と、
当該第１のＮ型ドープ領域内に位置しているＰ型ドープ領域と、
当該第１のＮ型ドープ領域と当該第２のＮ型ドープ領域との間に位置している無ドープ領域とが備わり、
当該第１のＮ型ドープ領域上をカバーする導電層は当該ソースを形成することができ、当該無ドープ領域上をカバーする導電層は当該ゲートを形成することができ、当該第２のＮ型ドープ領域上をカバーする導電層は当該ドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｐ型ドープ領域、当該無ドープ領域と当該第２のＮ型ドープ領域とにより当該ダイオードを形成することができることを特徴とする、ことを特徴とする、請求項６記載の静電放電防護装置。
第１のＰ型ドープ領域と、
第２のＰ型ドープ領域と、
当該第１のＰ型ドープ領域内に位置しているＮ型ドープ領域と、
当該第１のＰ型ドープ領域と当該第２のＰ型ドープ領域との間に位置している無ドープ領域とが備わり、
当該第１のＰ型ドープ領域上をカバーする導電層はソースを形成することができ、当該無ドープ領域上をカバーする導電層はゲートを形成することができ、当該第２のＰ型ドープ領域上をカバーする導電層はドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｎ型ドープ領域、当該無ドープ領域と当該第２のＰ型ドープ領域とにより当該ダイオードを形成することができることを特徴とする金属酸化膜半導体トランジスタの配置面積内において並列であるＰ型金属酸化膜半導体トランジスタ及びダイオード構造。
第１のＮ型ドープ領域と、
第２のＮ型ドープ領域と、
当該第１のＮ型ドープ領域内に位置しているＰ型ドープ領域と、
当該第１のＮ型ドープ領域と当該第２のＮ型ドープ領域との間に位置している無ドープ領域とが備わり、当該第１のＮ型ドープ領域上をカバーする導電層はソースを形成することができ、当該無ドープ領域上をカバーする導電層はゲートを形成することができ、当該第２のＮ型ドープ領域上をカバーする導電層はドレインを形成することができ、当該ソースと当該ドレインとの間にも当該Ｐ型ドープ領域、当該無ドープ領域と当該第２のＮ型ドープ領域とにより当該ダイオードを形成することができることを特徴とする金属酸化膜半導体トランジスタの配置面積内において並列であるＮ型金属酸化膜半導体トランジスタ及びダイオード構造。