TWI247411B - Electrostatic discharge protecting device - Google Patents
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Description
1247411 五、發明說明（1) 【發明所屬之技術領域】 本發明是有關於 ^ , 、裡靜 a 放電（Electrostatic
Discharge ，ESD)防護奘苦，0 ，丄 a a -仙 ^ 曼表置且特別是有關於利用低溫多 曰曰石夕兀件所製成之靜電放電防護裝置。 【先前技術 ：般t 以低溫多晶矽製程所完成的薄膜電曰曰辨 車·^傳統非晶㈣缚膜電晶冑，其具有較高的遷心體相 0 llity)、杈低的臨界電壓（Thresh〇ld v〇lt 〃 此適合將複雜的電路製作於破璃基板上。然而，，因 晶矽薄膜電晶體顯示面板的製作過程中，不可避^低溫多 f大量的靜電電荷，而大量的靜電電荷累，，有可3會產 放電動作產生大電流，it而擊穿内部電路中 ：會因 致實質的破壞。 曰體而導 為了防止靜電電荷放電時破壞内部電路中的電曰 一般會在内部電路的周圍設計靜電放電防護裝置。=體， 累積的靜電電荷衝擊到内部電路之前，靜電放電防^大量 即可以即時地將靜電電荷傳導開，進而防止内部，较置 損壞。 I略受到 所形 輸出 請參照第1圖，其所繪示為習知手段中以二拯趙社 成的靜電放電防護裝置。在内部電路1 〇的一個構 入接線墊（Input/Output Pad，I/O Pad)12 之間·、、至 $串接
第7頁
1247411 月說明(2) " "^ ' 一電阻（R) ’而在接近内部電路10端點位置，連接二個二 極體2 0、3 0分別至高電壓源（Vdd)以及低電壓源（vss)。其 中，第一二極體20之P型端連接至内部電路1〇的端點，而N 型知連接至南電壓源（Vdd);而第二二極體go之N型端連接 至内部電路10的端點，而P型端連接至低電壓源（Vss)。因 此’當靜電電何衝擊至輸出入接線墊1 2時，靜電放電電流 (ESD Current)會經由第一二極體或者第二二極體30傳 導至高電壓源（Vdd)或者，低電壓源（Vss)，以防土内部電路 1 0的損壞。 由於第1圖所繪示之靜電放電裝置係由二極體所組 成’因此具有二極體的特性。其優點為反應迅速，而耐受 度於正向偏壓（PD mode、NS mode)時較高，但在受到反向 靜電電流衝擊時（ND mode、PS m〇de)，較一般金氧半電晶 體（M0S)來彳于容易損壞。也就是說，以二極體作為靜電 放電防護裝置，當相對於低電壓源（Vss)的正電靜電電荷 衝擊輸出入接線墊12時（PS mode)，二極體的反應將會較 慢且耐受度也低，因此靜電放電電流將有可能衝擊内部電 路而導致内部電路損毁。上述pD m〇de係指正極到高電壓 源（V d d)、N S m 〇 d e係指負極到低電壓源（v s s )、N D m 〇 d e係 指負極到高電壓源（Vdd)、PS mode係指正極到低電壓源 (Vss)，電流方向請參見第1圖中之箭頭所示。 請參照第2圖，其所繪示為習知在多晶矽製程中以金 氧半結構所形成的靜電放電防護裝置。在内部電路4〇的一 個端點至輸出入接線墊（Input/Qutput Pad，I/0 Pad)42
第8頁 1247411 五、發明說明（3) 之間串接電阻R1與R2 ,而在接近内部電路4〇處電阻R1與尺2 之間的筇點a位置，分別連接一個p型多晶矽電晶體5 〇至高 電壓源（Vdd)以及連接一N型多晶矽電晶體6〇至低電壓源 (Vss)。其中，P型多晶矽電晶體5〇的閘極（Gate)與源極 (Source)之間以一電阻R3相互連接且源極連接至高電壓源 (Vdd)，而汲極（Dr a in)則連接至節點a位置。n型多晶石夕電 晶體6 0的閘極（G a t e )與源極（S 〇 u r c e )之間以一電阻r 4相互 連接且源極連接至低電壓源（Vss)，而汲極（Drain)與節點 a位置之間連接一電阻R5。
根據上述靜電放電裝置，當靜電電荷衝擊至輸出入接 線整42時’靜電放電電流（ESD Current)會經p型電晶體5〇 或者N型電晶體60傳導至南電壓源（Vdd)或者低電壓源 (V s s )，用以防止内部電路4 0的損壞。
由於第2圖所繪示之靜電放電裝置係由金氧半電晶體 所組成’因此具有金氧半電晶體之特性。其優點為在ps mode與ND mode時耐受度佳，但是其反應卻不夠迅速且可 靠性也較差。也就是說，以金氧半電晶體作為靜電放電防 護裝置’在PS mode與ND mode其可以忍受較大的靜電放電 電流’但是在N S in 〇 d e時，其N型金氧半電晶體元件遭受到 靜電放電的衝擊後，往往會有内傷。然而，當靜電電荷衝 擊輸出入接線墊42時，由於金氧半電晶體的反應速度也不 夠快，所以可能會有部份靜電放電電流流至内部電路4 〇， 進而傷害内部電路40。因此，在如此的設計下，靜電放電 的導通速度是不夠的，所以必須加上電阻R 1、r 2及R 5來減
第9頁 1247411 五、發明說明（4) 緩靜電放電衝擊内部電路40的速度，使N型金氧半電晶體 元件及P型金氧半電晶體元件有足夠的時間導通，但電路 加上電阻R1、R2及R5之後，會大大地增加佈局（layout)之 面積，卻又達不到很好的保護效果。 【發明内容】 發明目的 因此，本發明的目的係提出一種低溫多晶矽之靜電放 電防護裝置。當靜電電荷衝擊時，例如在PS mode與ND mode、NS mode與PD mode，靜電放電防護裝置具有快速反 應導通之特性，此設計可以降低受保護電路因靜電放電所 產生之損傷。 發明特徵
第10頁 1247411 五、發明說明（5) 的電流路徑。 再者，本發明係 裝置’用以保護内部電溫卜夕之靜電放電防護 面積中並聯的第—金 i第一金氧半電晶體佈局 金氧半電晶體佈局面晶胆與第一二極體；以及第二 二二極體；其中，二中並聯的一第二金氧半電晶體盥 皆連接成金氧半二極體金氧半電晶體與第=金氧半電晶 内部電路之端點與第體且第—金氧半電晶體連接= 接於内部電路之端點^壓源，間，帛二金氧半電晶體連 再者，本發明^第二電M源之間。 並聯的p型金氧半電'曰&出一種金氧半電晶體佈局面積中 雜區域；第二p型摻：Ϊ;二極體二構’包括：胃-p型摻 雜區域中；以及，盔坺，N孓払‘區域位於第一 p型摻 二p型摻雜區域之間、、、;乡复雜區域位於第一 P型摻雜區域與^ 導電層可形成源極、盔、中，第一P型摻雜區域上所覆蓋之 閘極、以及第二P S摻、:雜、區域上'覆蓋之導電層可行成 極，而源極與汲極之’門品域上所覆蓋之導電層可形成沒 來形成此結構。間亦可由N型摻雜區域、無摻雜區域 再者，本發明係提出一 曰 並聯的N型金氧半電曰俨伽 ’ 毛日日體佈局面積中之 雜區域；第二N型摻雜區域；p型#苒/括·第一N型摻 雜區域令；以及，盔摻雜£°\域4於第一 N型摻 ;ΝΛ摻雜區域之間；其中，第-n型摻雜區域上所覆Λ 導電層可形成源極、無摻雜區域上所覆蓋之導電：匕：
第11頁 1247411 五、發明說明（6) 閘極、以及第二N型摻雜區域上所覆蓋之導電層可形成汲 極，而源極與汲極之間亦可由P型摻雜區域、無摻雜區域 來形成此結構。 為了使 貴審查委員能更進一步瞭解本發明特徵及技 術内容，請參閱以下有關本發明之詳細說明與附圖，然而 所附圖式僅提供參考與說明用，並非用來對本發明加以限 【圖式簡單說明】 第1圖所繪示為習知技藝中，用二極體結構所形成的 靜電放電防護裝置； 第2圖所繪示係為由金氧半電晶體所組成之靜電放電 裝置； 第3圖（a )、（ b)所繪示為本發明在多晶矽製程中的靜 電放電防護裝置；以及 第4(a)、4(b)、4(c)與4(d)圖所繪示為本發明靜電放 電防護裝置中金氧半電晶體與二極體並聯之佈局架構示意 圖。 【圖號說明】 10 内部電路 12 輸出入接線墊 20 第一二極體 30 第二二極體
第12頁 1247411 五、發明說明（7) 215 P型區域 2 3 0 無摻雜區域（閘極通道區域） 2151 P型分區 4 0 内部電路 5〇 P型電晶體 14 0 内部電路 1 50 P型電晶體 16 0 N型電晶體 200 N形電晶體之佈局面積 220 N型區域（汲極區域） 4 2 輸出入接線墊 6 0 N型電晶體 14 2 輸出入接線墊 155 第'一二極體 16 5 第二二極體 210 N型區域（源極區域） 式 方 施 實 請參照第3 (a)圖，其所繪示為本發明在低溫多晶矽薄 膜電晶體所構成的面板上所發展出來的靜電放電防護裝置 之第一較佳實施例。在内部電路1 4 0的一個端點至輸出入 接線墊（Input/Output Pad，I/O Pad)142之間串接電阻R6 與R7，而在接近内部電路14〇處電阻R6與R7之間的節點b位 置，連接一個P型多晶矽電晶體1 5 0、一第一二極體1 5 5、 一N型多晶矽電晶體160、與一第二二極體165至高電壓源 (V d d)以及低電壓源（V s s )。其中，p型多晶矽電晶體1 5 〇之
源極（Source)與汲極（Drain)與第一二極體155的N極端與P 極端相互連接成並聯架構。而P型多晶矽電晶體1 5 〇的閘極 (Gate)與源極（Source)之間以一電阻R8相互連接且源極連 接至高電壓源（Vdd)，而汲極（Drain)則連接至節點b位
第13頁 1247411 五、發明說明（8) 置N型多晶石夕電晶體160之源極（Source)與汲極（0^11〇 與第二二極體1 6 5的P極端與N極端相互連接成並聯架構。 而N i夕曰曰石夕电晶體1㈤的閘極（〇 a七e )與源極（$ 〇 u r c e)之間 以一電阻R9相互連接且源極連接至低電壓源（Vss)，而汲 極與節點b位置之間連接一電阻R1 〇。 根據上述靜電放電裝置。當靜電電荷衝擊至輸出入接 線塾142牯、靜電放電電流（ESD Current)會被傳導至高電 壓源（vdd)或者低電壓源（Vss)，用以防止内部電路14()的 損壞。 f者，由於金氧半電晶體係與二極體並聯，因此，在 負的靜電放電電流（ND mode之靜電放電）衝擊之初期，由 於二極體反應迅速，在金氧半電晶體尚未完全開啟之前， 一極體會負擔靜電放電電流傳導的工作。當靜電放電電流 很2 f ’金氧半電晶體會開启文，亦可提供-電流路徑用以 ^部：靜電…流傳導的工作。因此，本發明之靜電 方護裝置不僅具有二極體反應快速之優點，更可以提 南在相同面積下靜雷放雷& * > 積卜靜宅兔的耐受度，因此可以完全隔離靜 電電何對於内部電路1 4 0之咸脅。 再請參見第3(b)圖，其戶斤仏一达丄^ ^ 办 ^ ^ ^ n ,，、所繪不為本發明在低溫多晶矽 =電；體所構成的面板上所發展出來的的靜電放電防護 裝ΐ ί第一較佳實施例。其與第一較佳實施例之不同處在 ^ ^ 如此將可有效縮減所需之佈 節省空間’且具有更好的的靜電放電功能 千％ 、—拖體並聯所構成之靜電放電元
第14頁 1247411 五、發明說明（9) ' 件之耐受度高。 •再者’為了防止金氧半電晶體與二極體並聯造成多晶 石夕製程中電路元件面積過大之問題，本發明係提出用於靜 電放電防護裝置中金氧半電晶體與二極體並聯之電路佈局 結構。 請參照第4 (a)圖與4 (b)圖，其所繪示為本發明靜電放 電防護裝置中N型金氧半電晶體與二極體並聯之電路佈局 實施例架構示意圖。在第4 (a)圖中，以一般製作N型金氧 半電晶體的佈局面積2 0 0形成二個N型區域2 1 0、2 2 0作為源 極（Source)區域以汲極（Drain)區域，並在二個N型區域 210、220之間的無摻雜區域（lntrinsic)230形成一閘極通 道區域，上述無彳參雜區域（Intrinsic)230亦可以是p型輕 播雜區域，且此區域之上方可形成有閘極導體構造（本圖 未示出）。 接著，如第4(b)圖所示，在N型金氧半電晶體的源極 區域之中，摻雜一 P型區域215。之後在與源極區域210、 及極區域2 20以及閘極區域2 3 0形成接觸（Contact)，以分 別連接至相關電路上。而在源極區、沒極、以及閘極區域 形成之同時，由於源極區域2 1 0之部份區域為一 p型區域 如圖，但不限定其位置是否在中央），而使一二極體 構造與一 N型金氧半電晶體完成並聯，進而完成如圖所示 之三端（X、Y、z)電路元件。 而在上述實施例中，於N型金氧半電晶體形成的同 時，在源極與汲極之間係並聯了 一二極體構造。此二極體
第15頁 1247411 五、發明說明（10) 域215(連接至金氧半電晶體之源極端），-益 =區域23。，與一N型區域m(連接至金氧半電晶體之; 再請參見第4(c)圖，其係本案所發展出來之另一 只施例不意圖’其主要係將P型區域分散成複數個p型分區 2151。 而在上述實施例中，於N型金氧半電晶體形成的同 時，在源極與汲極之間係並聯了多個二極體構造。此二 極體各自具有一P型分區2151 (連接至金氧半電晶體之源^ 端），一無摻雜區域230，與一N型區域220(連接至金氧半 電晶體之汲極端）。 ，同理，P型電晶體與二極體並聯之結構亦可根據N型金 氧半電晶體與二極體並聯的方式來完成。意即將原本N型 金氧半電晶體中的N型部份更換成P型，而原本p型部份更 換成N型即可進而完成如圖所示之三端（X、γ、z)電路元件 (參見第4(d)圖）。如此一來，便可以用低溫多晶矽互補金 氧半製程（LTPS CMOS)完成如第3(a)(b)圖所示之本案較佳 實施例電路。而且在不需用到額外的光罩之狀況下，僅需 將金氧半電晶體單邊結構改為二種摻雜物質，使得在一個 金氧半電晶體的佈局面積之中寄生形成一二極體，並提供 一靜電放電電流路徑。如此，可使此元件可耐受更高的靜 電放電的電流衝擊。 因此，本發明的優點係提出一種低溫多晶矽之靜電放 電防護裝置。當靜電電荷衝擊時，靜電放電防護裝置具有
1 第16頁 1247411 五、發明說明（11) 反應快速之 因此， 電防護裝置 極體與一金 面積。當然 用於其他半 綜上所 並非用以限 明之精神和 明之保護範 特性外，並具有較高的靜電放電耐受度。。 本發明的優點係提出一種低溫多晶矽之靜電放 。利用一金氧半電晶體的面積，同時形成一二 氧半電晶體並聯之架構，用以節省元件佈局之 ，本案所揭露之靜電放電防護裝置亦可廣泛應 導體積體電路上。 述，雖然本發明已以較佳實例揭露於上，然其 定本發明，任何熟習此技藝者，在不脫離本發 範圍内，當可做各種之更動與潤飾，因此本發 圍當視後附之申請專利範圍所界定者為準。
第17頁 1247411 圖式簡單說明 第1圖所繪示為習知技藝中，用二極體結構所形成的 靜電放電防護裝置； 第2圖所繪不係為由金氧半電晶體所組成之靜電放電 裝置； 第3圖（a )、（ b)所繪示為本發明在多晶矽製程中的靜 電放電防護裝置；以及 第4(a)、4(b)、4(c)與4(d)圖所繪示為本發明靜電放 電防護裝置中金氧半電晶體與二極體並聯之佈局架構示意 【圖號說明】 10 内部電路 12 輸出入接線墊 20 第一二極體 30 第二二極體 40 内部電路 42 輸出入接線墊 50 P型電晶體 60 N型電晶體 140 内部電路 142 輸出入接線墊 150 P型電晶體 155 第一二極體 160 N型電晶體 165 第二二極體 200 N形電晶體之佈局面積 210 N型區域（源極區域） 220 N型區域（汲極區域） 215 P型區域 230 無摻雜區域（閘極通道區域） 2151 P型分區
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Claims (1)
1247411 六、申請專利範圍 1· 一種靜電放電防護裝置，用以保護一内部電路，其包 含： 一第一靜電放電電流單元，連接於該内部電路之一端 點與一高電壓源之間；以及 一第二靜電放電電流單元，連接於該内部電路之該端 點與一低電壓源之間； 其中，該第一靜電放電電流單元以及該第二靜電放電 電流單元皆至少各包括並聯之一第一子電流路徑與一第二 子電流路徑，該第一子電流路徑上連接有一金氧半電晶體 元件而該第二子電流路徑上連接有一二極體元件。 2. 如申請專利範圍第1項所述之靜電放電防護裝置，其中 該金氧半電晶體元件包含一閘極、一源極及一汲極，且該 閘極係連接至該源極，進而以該汲極與該源極為兩端點連 接於該第一子電流路徑上。 3. 如申請專利範圍第2項所述之靜電放電防護裝置，其中 該金氧半電晶體係為一低溫多晶矽金氧半電晶體。 4. 如申請專利範圍第2項所述之靜電放電防護裝置，其中 該金氧半電晶體元件之該閘極係透過一電阻電連接至該源 極0 5. 如申請專利範圍第1項所述之靜電放電防護裝置，其中 該金氧半電晶體元件與該二極體元件係共同形成於一積體 電路構造中。 6. 如申請專利範圍第5項所述之靜電放電防護裝置，其中 該金氧半電晶體之積體電路構造，包括：
第19頁 1247411 六、申請專利範圍 一第一 N型摻雜區域； 一第二N型摻雜區域； 一 P型摻雜區域位於該第一 N型摻雜區域中；以及 一無摻雜區域位於該第一 N型摻雜區域與該第二N型摻 雜區域之間； 其中，該第一N型摻雜區域上所覆蓋之一導電層可形 成一源極、該無摻雜區域上所覆蓋之一導電層可行成一閘 極、以及該第二N型摻雜區域上所覆蓋之一導電層可形成 一汲極，而該源極與該汲極之間亦可由該P型摻雜區域、 該無摻雜區域、以及該第二N型摻雜區域形成該二極體元 件。 7.如申請專利範圍第5項所述之靜電放電防護裝置，其中 該金氧半電晶體之佈局面積包括： 一第一P型摻雜區域； 一第二P型摻雜區域； 一N型摻雜區域位於該第一P型摻雜區域中；以及 一無摻雜區域位於該第一P型摻雜區域與該第二P型摻 雜區域之間； 其中，該第一P型摻雜區域上所覆蓋之一導電層可形 成一源極、該無摻雜區域上所覆蓋之一導電層可行成一閘 極、以及該第二P型摻雜區域上所覆蓋之一導電層可形成 一汲極，而該源極與該汲極之間亦可由該N型摻雜區域、 該無摻雜區域、以及該第二P型摻雜區域形成該二極體元 件。
第20頁 1247411 六、申請專利範圍 8 · —種靜電放電防護裝置，用以保護一内部電路，包括： 一第一金氧半電晶體佈局面積中並聯的一第一金氧半 電晶體與一第一二極體；以及 一第二金氧半電晶體佈局面積中並聯的一第二金氧半 電晶體與一第二二極體； 其中’该第一金氧半電晶體與該第二金氧半電晶體皆 個別具有一閘極、一源極及一汲極且該閘極皆連接至該源 極，進而以該汲極與該源極為兩端點分別並接於相對應之 該第一二極體與該第二二極體上，且該第一金氧半電晶體 之兩端點分別連接於該内部電路之一端點與一第一電壓源 之間，該第二金氧半電晶體之兩端點分別連接於該内部電 路之該端點與一第二電壓源之間。 9 ·如申請專利範圍第8項所述之低溫多晶矽之靜電放電防 護裝置，其中該第一金氧半電晶體係為一 P型多晶矽電晶 體。 1 0.如申請專利範圍第9項所述之靜電放電防護裝置，其中 該第一電壓源為一高電壓源。 11.如申請專利範圍第9項所述之靜電放電防護裝置，其中 該第一金氧半電晶體佈局面積，包括： 一第一P型摻雜區域； 一第二P型摻雜區域； 一N型摻雜區域位於該第一P型摻雜區域中；以及 一無摻雜區域位於該第一P型摻雜區域與該第二P型摻 雜區域之間；
第21頁 1247411 六、申請專利範圍 其中，該第一p型摻雜區域上所覆蓋之一導電層可形 成該源極、該無摻雜區域上所覆蓋之一導電層可行成該閘 極、以及該第二p型摻雜區域上所覆蓋之一導電層可形成 該汲極，而該源極與該汲極之間亦可由該N型摻雜區域、 該無摻雜區域、以及該第二P型摻雜區域形成該二極體。 1 2.如申請專利範圍第8項所述之靜電放電防護裝置，其中 該第一金氧半電晶體係為一 N型多晶矽電晶體。 1 3.如申請專利範圍第1 2項所述之靜電放電防護裝置，其 中該第一電壓源為一低電壓源。 1 4.如申請專利範圍第1 3項所述之靜電放電防護裝置，其 中該第一金氧半電晶體佈局面積，包括： 一第一N型摻雜區域； 一第二N型摻雜區域； 一P型摻雜區域位於該第一N型摻雜區域中；以及 一無摻雜區域位於該第一N型摻雜區域與該第二N型摻 雜區域之間； 其中，該第一N型摻雜區域上所覆蓋之一導電層可形 成該源極、該無摻雜區域上所覆蓋之一導電層可行成該閘 極、以及該第二N型摻雜區域上所覆蓋之一導電層可形成 該汲極，而該源極與該汲極之間亦可由該P型摻雜區域、 該無摻雜區域、以及該第二N型摻雜區域形成該二極體。 15. —種金氧半電晶體佈局面積中之並聯的一 P型金氧半電 晶體與一二極體結構，包括： 一第一P型摻雜區域；
第22頁 1247411 六、申請專利範圍 一第二p型摻雜區域； 一 N型摻雜區域位於該第一 P型摻雜區域中；以及 一無摻雜區域位於該第一 P型摻雜區域與該第二P型摻 雜區域之間； 其中，該第一P型摻雜區域上所覆蓋之一導電層可形 成一源極、該無摻雜區域上所覆蓋之一導電層可行成一閘 極、以及該第二P型摻雜區域上所覆蓋之一導電層可形成 一汲極，而該源極與該汲極之間亦可由該N型摻雜區域、 該無摻雜區域、以及該第二P型摻雜區域形成該二極體。 16. —種金氧半電晶體佈局面積中之並聯的一 N型金氧半電 晶體與一二極體結構，包括： 一第一 N型摻雜區域； 一第二N型摻雜區域； ——P型摻雜區域位於該第一 N型摻雜區域中；以及 一無摻雜區域位於該第一N型摻雜區域與該第二N型掺 雜區域之間； 其中，該第一N型摻雜區域上所覆蓋之一導電層可形 成一源極、該無摻雜區域上所覆蓋之一導電層可行成一閘 極、以及該第二N型摻雜區域上所覆蓋之一導電層可形成 一汲極，而該源極與該汲極之間亦可由該P型摻雜區域、 該無摻雜區域、以及該第二N型摻雜區域形成該二極體。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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