JP4800605B2 - 静電破壊保護回路 - Google Patents

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Description

本発明は、静電破壊保護回路、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に形成される静電破壊保護機能を備えた半導体装置で構成される静電破壊保護回路に関する。
半導体装置、特に電界効果型トランジスタ（以下、ＭＯＳトランジスタ）による集積回路などでは、人体や他のデバイスから発生する静電気放電（ＥＳＤ：Ｅｌｅｃｔｒｏｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）に対し、いかに素子を保護するかが重要な課題となっている。
静電気サージから半導体素子を保護する方法及び構造には様々なものがある。例えば、バルク基板に形成される一般的なＭＯＳトランジスタにおいては、その素子構造中に形成される単方向極性を持つ寄生ダイオードを利用して静電気サージを放電させる方法がある。この寄生ダイオードは、ドレインの拡散層と、ウェル層及びウェル給電のための拡散層との間で構成され、例えば、バルク構造のＭＯＳトランジスタで出力回路を構成した場合、出力端子を介してドレインに印可された静電気サージは、寄生ダイオードの順方向動作によってウェル給電端子を介して電源に流れて放電される。
ところで、近年、電子機器の低消費電力化、高性能化及び小型化を具現化するため、ＳＯＩ基板を使用する半導体素子の開発が盛んに進められている。特に、絶縁膜上の半導体層（以下、ＳＯＩ層）が５０ｎｍ以下と薄く、トランジスタのチャネル下のＳＯＩ層が完全に空乏化した状態で動作する完全空乏（ＦＤ：Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ）型ＳＯＩ―ＭＯＳトランジスタは、その閾値電圧を小さくすることができるため、低消費電力化、高速化に対して非常に有力な素子となっている。
静電破壊保護機能を備えた半導体装置に関する発明が、例えば、特許文献１に記載されている。特許文献１に記載の半導体装置は、ＳＯＩ基板を用いる半導体装置において、ＳＯＩ基板の横方向に構成要素を配置したサイリスタからなる保護素子を入力端子に接続し、外部から印可される静電気サージを放電させている。
特開２００３−２０９１８５号公報（第３−４頁、第１図）
上述したＦＤ型ＳＯＩ−ＭＯＳトランジスタにおいては、素子形成領域であるＳＯＩ層は埋め込み絶縁膜によって支持基板から完全に分離されており、また、動作時はチャネル下のＳＯＩ層が完全に空乏化しているため、バルク構造のＭＯＳトランジスタのようにウェル層を介する単方向極性の寄生ダイオードが形成されることはない。ＦＤ型ＳＯＩ−ＭＯＳトランジスタの場合には、ドレイン領域とチャネル領域との間で形成される寄生ダイオードに対し、逆の極性を持つ寄生ダイオードがソース領域とチャネル領域との間で直列に形成される。すなわち、２つの寄生ダイオードのカソード同士、もしくはアノード同士が向き合った双方向極性を持つ複合寄生ダイオードが形成されることになる。このため、ＦＤ型ＳＯＩ−ＭＯＳトランジスタで出力回路を構成した場合、出力端子を介してドレインに印可された静電気サージは、順方向の寄生ダイオードだけでなく逆方向の寄生ダイオードも同時に通過しなければならない。一般に、ＦＤ型ＳＯＩ−ＭＯＳトランジスタにおいて、寄生ダイオードの逆方向に静電気サージが印可された場合の破壊耐性は、順方向に印可された場合の約１／１０〜１／１００となる（ＨＢＭ試験）。このように、ＦＤ型ＳＯＩ−ＭＯＳトランジスタにおいては、その構造特有の複合寄生ダイオードの存在により、静電気サージに対する耐性が低いという問題がある。
特許文献１に記載の半導体装置は、入力回路を構成するＭＯＳトランジスタと外部入力端子との間に、サイリスタ型の保護素子を接続して静電気サージを放電させるものであり、ＭＯＳトランジスタの構造中に形成される寄生ダイオードを用いて静電気サージを放電させるものではない。
本願発明に係る静電破壊保護回路は、チャネル領域が完全に空乏化した状態で動作する完全空乏型ＳＯＩ構造を有する半導体装置で構成される静電破壊保護回路であって、出力信号を取り出す出力端子と、高電位側の電圧源に接続される第１電源配線と、低電位側の電圧源に接続される第２電源配線と、前記出力端子と前記第１電源配線との間に接続され、該出力端子に印加される正極性の静電気サージに対して順方向動作し、該正極性の静電気サージを該第１電源配線に伝える第１寄生ダイオードが外側に隣接して設けられたＰ型電界効果トランジスタと、前記出力端子と前記第２電源配線との間に接続され、該出力端子に印加される負極性の静電気サージに対して順方向動作し、該負極性の静電気サージを該第２電源配線に伝える第２寄生ダイオードが外側に隣接して設けられたＮ型電界効果トランジスタと、前記第１電源配線と前記第２電源配線との間に接続される保護トランジスタと、前記保護トランジスタのゲートと前記第１電源配線との間に接続される第１コンデンサと、前記保護トランジスタのゲートと前記第２電源配線との間に接続される第２コンデンサとを有する電源間保護回路と、を備えることを特徴とする。
本発明に係る静電破壊保護回路によれば、素子の静電破壊耐性を向上させることができる。
〔ＮＭＯＳトランジスタ〕
図１ａは、本発明の一実施形態に係る半導体装置であるＮＭＯＳトランジスタ１００の概略構造図である。ここで、ＮＭＯＳトランジスタ１００は、ＳＯＩ基板上に形成されるＦＤ型のＮＭＯＳトランジスタとし、後で説明するＦＤ型のＰＭＯＳトランジスタ２００と共に、例えば、半導体集積回路の出力回路を構成するものとする。なお、本実施形態で説明する構造は、部分空乏（ＰＤ：Ｐａｒｔｉａｌｌｙ Ｄｅｐｌｅｔｅｄ）型のＮＭＯＳトランジスタに適用することも可能である。また、ＳＯＩ基板を使用する代わりに、サファイアの表面に単結晶シリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板や、スピネルの表面に単結晶シリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓｐｉｎｅｌ）基板を使用することも可能である。
ＮＭＯＳトランジスタ１００は、支持基板１０１と、埋め込み絶縁膜１０２と、フィールド絶縁膜１０３と、Ｎ＋層１０４及び１０５と、Ｐ層１０６と、Ｐ＋層１０７と、ゲート１０８とを備えている。支持基板１０１は、例えば、シリコン基板であり、埋め込み絶縁膜１０２は、例えば、シリコン酸化膜である。フィールド絶縁膜１０３は、通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法などで形成される素子分離のためのシリコン酸化膜である。埋め込み絶縁膜１０２上の単結晶シリコン層、すなわちＳＯＩ層には、Ｎ＋層１０４及び１０５と、Ｐ層１０６と、Ｐ＋層１０７とが横方向に配置形成されている。Ｎ＋層１０４は、ＮＭＯＳトランジスタ１００のドレイン領域に相当し、半導体集積回路の出力端子ＯＵＴと接続される。Ｎ＋層１０５は、ＮＭＯＳトランジスタ１００のソース領域に相当し、低電位側の電圧源Ｖｓｓ（ＧＮＤ）と接続される。Ｐ層１０６は、ＮＭＯＳトランジスタ１００のチャネル領域に相当し、ゲート１０８に正電圧を印可することにより、Ｐ層１０６の表面にドレイン領域とソース領域とを接続する表面反転層、すなわちチャネルが形成される。なお、ゲート１０８に正電圧が印可されてＮＭＯＳトランジスタ１００がＯＮすると、Ｐ層１０６全体に空乏層が広がり、チャネル領域が完全に空乏化する。Ｐ＋層１０７は、ドレイン領域であるＮ＋層１０４に隣接して形成され、Ｎ＋層１０４とＰ＋層１０７との間において、Ｎ＋層１０４をカソードとし、Ｐ＋層１０７をアノードとする単方向極性を持つ寄生ダイオード１０９が形成される。また、Ｐ＋層１０７は、ソース領域であるＮ＋層１０５と共通に低電位側の電圧源Ｖｓｓ（ＧＮＤ）に接続される。
次に、ＮＭＯＳトランジスタ１００において、出力端子ＯＵＴに静電気サージが印可された場合の放電動作について説明する。例えば、出力端子ＯＵＴに負極性（−）の静電気サージが印可されたとすると、出力端子ＯＵＴに接続されるＮ＋層１０４の電位は、低電位側の電圧源Ｖｓｓ（ＧＮＤ）に接続されるＰ＋層１０７の電位よりも低くなる。この場合、寄生ダイオード１０９が順方向動作するため、出力端子ＯＵＴから電圧源Ｖｓｓ（ＧＮＤ）にかけて容易に静電気サージを流すことができる。一方、出力端子ＯＵＴに正極性（＋）の静電気サージが印可された場合には、寄生ダイオード１０９は逆方向動作となるが、後で説明するＰＭＯＳトランジスタ２００と共に出力回路を構成している場合には、正極性の静電気サージはＰＭＯＳトランジスタ２００側に流れるため、ＮＭＯＳトランジスタ１００が破壊することはない。
図１ｂは、ＮＭＯＳトランジスタ１００の等価回路である。Ｎ＋層１０４に隣接してＰ＋層１０７を形成する（図１ａ参照）ことにより、ドレイン端子とソース端子との間に単方向極性を持つ寄生ダイオード１０９がＭＯＳトランジスタ構造と並列に配置される構成となる。
〔ＰＭＯＳトランジスタ〕
図２ａは、本発明の一実施形態に係る半導体装置であるＰＭＯＳトランジスタ２００の概略構造図である。ここで、ＰＭＯＳトランジスタ２００は、ＳＯＩ基板上に形成されるＦＤ型のＰＭＯＳトランジスタとし、上述したＦＤ型のＮＭＯＳトランジスタ１００と共に、例えば、半導体集積回路の出力回路を構成するものとする。なお、本実施形態で説明する構造は、ＰＤ型のＰＭＯＳトランジスタに適用することも可能である。また、ＳＯＩ基板を使用する代わりに、サファイアの表面に単結晶シリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓａｐｐｈｉｒｅ）基板や、スピネルの表面に単結晶シリコン層を形成したＳＯＳ（Ｓｉｌｉｃｏｎ ｏｎ Ｓｐｉｎｅｌ）基板を使用することも可能である。
ＰＭＯＳトランジスタ２００は、支持基板２０１と、埋め込み絶縁膜２０２と、フィールド絶縁膜２０３と、Ｐ＋層２０４及び２０５と、Ｎ層２０６と、Ｎ＋層２０７と、ゲート２０８とを備えている。支持基板２０１は、例えば、シリコン基板であり、埋め込み絶縁膜２０２は、例えば、シリコン酸化膜である。フィールド絶縁膜２０３は、通常のＬＯＣＯＳ法などで形成される素子分離のためのシリコン酸化膜である。埋め込み絶縁膜２０２上の単結晶シリコン層、すなわちＳＯＩ層には、Ｐ＋層２０４及び２０５と、Ｎ層２０６と、Ｎ＋層２０７とが横方向に配置形成されている。Ｐ＋層２０４は、ＰＭＯＳトランジスタ２００のドレイン領域に相当し、半導体集積回路の出力端子ＯＵＴと接続される。Ｐ＋層２０５は、ＰＭＯＳトランジスタ２００のソース領域に相当し、高電位側の電圧源Ｖｄｄと接続される。Ｎ層２０６は、ＰＭＯＳトランジスタ２００のチャネル領域に相当し、ゲート２０８に負電圧を印可することにより、Ｎ層２０６の表面にドレイン領域とソース領域とを接続する表面反転層、すなわちチャネルが形成される。なお、ゲート２０８に負電圧が印可されてＰＭＯＳトランジスタ２００がＯＮすると、Ｎ層２０６全体に空乏層が広がり、チャネル領域が完全に空乏化する。Ｎ＋層２０７は、ドレイン領域であるＰ＋層２０４に隣接して形成され、Ｐ＋層２０４とＮ＋層２０７との間において、Ｐ＋層２０４をアノードとし、Ｎ＋層２０７をカソードとする単方向極性を持つ寄生ダイオード２０９が形成される。また、Ｎ＋層２０７は、ソース領域であるＰ＋層２０５と共通に高電位側の電圧源Ｖｄｄに接続される。
次に、ＰＭＯＳトランジスタ２００において、出力端子ＯＵＴに静電気サージが印可された場合の放電動作について説明する。例えば、出力端子ＯＵＴに正極性（＋）の静電気サージが印可されたとすると、出力端子ＯＵＴに接続されるＰ＋層２０４の電位は、高電位側の電圧源Ｖｄｄに接続されるＮ＋層２０７の電位よりも高くなる。この場合、寄生ダイオード２０９が順方向動作するため、出力端子ＯＵＴから電圧源Ｖｄｄにかけて容易に静電気サージを流すことができる。一方、出力端子ＯＵＴに負極性（−）の静電気サージが印可された場合には、寄生ダイオード２０９は逆方向動作となるが、上述したＮＭＯＳトランジスタ１００と共に出力回路を構成している場合には、負極性の静電気サージはＮＭＯＳトランジスタ１００側に流れるため、ＰＭＯＳトランジスタ２００が破壊することはない。
図２ｂは、ＰＭＯＳトランジスタ２００の等価回路である。Ｐ＋層２０４に隣接してＮ＋層２０７を形成する（図２ａ参照）ことにより、ドレイン端子とソース端子との間に単方向極性を持つ寄生ダイオード２０９がＭＯＳトランジスタ構造と並列に配置される構成となる。
〔静電破壊保護回路〕
図３は、ＮＭＯＳトランジスタ１００及びＰＭＯＳトランジスタ２００からなる出力回路を有する静電破壊保護回路１０００の構成図である。
静電破壊保護回路１０００は、ＮＭＯＳトランジスタ１００と、ＰＭＯＳトランジスタ２００と、電源間保護回路３００と、Ｖｄｄ配線４００と、Ｖｓｓ配線５００とを備えている。
ＮＭＯＳトランジスタ１００は、図１ｂの等価回路で示すように、ＭＯＳトランジスタ構造と並列に寄生ダイオード１０９を有している。ＰＭＯＳトランジスタ２００は、図２ｂの等価回路で示すように、ＰＯＳトランジスタ構造と並列に寄生ダイオード２０９を有している。ＮＭＯＳトランジスタ１００及びＰＭＯＳトランジスタ２００のドレイン端子（Ｄ）は共通で、半導体集積回路の出力端子ＯＵＴに接続される。ＮＭＯＳトランジスタ１００及びＰＭＯＳトランジスタ２００のゲート端子（Ｇ）は共通で、半導体集積回路の内部回路に接続される。ＮＭＯＳトランジスタ１００のソース端子（Ｓ１）は、Ｖｓｓ配線５００を介して低電位側の電圧源Ｖｓｓ（ＧＮＤ）に接続される。ＰＭＯＳトランジスタ２００のソース端子（Ｓ２）は、Ｖｄｄ配線４００を介して高電位側の電圧源Ｖｄｄに接続される。
電源間保護回路３００は、保護トランジスタ３０１と、コンデンサ３０２及び３０３とを備えている。保護トランジスタ３０１は、高電位側のＶｄｄ配線４００と、低電位側のＶｓｓ配線５００との間に接続される。保護トランジスタ３０１のゲートは、コンデンサ３０２を介してＶｄｄ配線４００と接続され、また、コンデンサ３０３を介してＶｓｓ配線５００と接続される。ここで、保護トランジスタ３０１のゲート電圧をＶｇ、コンデンサ３０２の容量をＣ１、コンデンサ３０３の容量をＣ２とすれば、
Ｖｇ＝（Ｖｄｄ−Ｖｓｓ）×Ｃ１／（Ｃ１＋Ｃ２） ・・・ （１）
となることは容易に分かる。通常の状態では、保護トランジスタ３０１はＯＦＦでなければならないため、Ｖｇが保護トランジスタ３０１の閾値電圧Ｖｔｈよりも小さくなるように容量Ｃ１及びＣ２を設定する。なお、本実施形態における保護トランジスタ３０１はＮＭＯＳトランジスタであるが、ＰＭＯＳトランジスタを使用することも可能である。
次に、静電破壊保護回路１０００において、出力端子ＯＵＴに静電気サージが印可された場合の放電動作について説明する。
まず、出力端子ＯＵＴに正極性の静電気サージＳＵＲＧＥ−Ａが印可されると、ＮＭＯＳトランジスタ１００の寄生ダイオード１０９は逆方向にバイアスされ、ＰＭＯＳトランジスタ２００の寄生ダイオード２０９は順方向にバイアスされる。このため、ＳＵＲＧＥ−Ａは、順方向の寄生ダイオード２０９を介してＶｄｄ配線４００へと流れる。Ｖｄｄ配線４００に流れたＳＵＲＧＥ−Ａは、瞬間的にＶｄｄ配線４００の電位を持ち上げる。ここで、ＳＵＲＧＥ−Ａの電位をＶｓａ、ＳＵＲＧＥ−Ａが印可された時の保護トランジスタ３０１のゲート電圧をＶｇ’とすれば、
Ｖｇ’＝（Ｖｓａ−Ｖｓｓ）×Ｃ１／（Ｃ１＋Ｃ２） ・・・ （２）
となる。通常、ＳＵＲＧＥ−Ａの電位は数１００Ｖのオーダー（Ｖｓａ＞＞Ｖｄｄ）であると考えられるので、式（１）及び（２）よりＶｇ’＞＞Ｖｇとなる。このゲート電圧Ｖｇ’は、保護トランジスタ３０１の閾値電圧Ｖｔｈよりも大きいため、ＳＵＲＧＥ−Ａが印可されることにより保護トランジスタ３０１がＯＮする。保護トランジスタ３０１がＯＮすると、Ｖｄｄ配線４００とＶｓｓ配線５００とが短絡し、ＳＵＲＧＥ−Ａが低電位側の電圧源Ｖｓｓ（ＧＮＤ）へと流れることになる。つまり、正極性の静電気サージＳＵＲＧＥ−Ａが印可されると、図３の矢印Ａで示す経路、すなわち、寄生ダイオード２０９→Ｖｄｄ配線４００→電源間保護回路３００→Ｖｓｓ（ＧＮＤ）という経路を通してＳＵＲＧＥ−Ａが放電される。このように、ＳＵＲＧＥ−Ａの放電経路に逆方向動作の寄生ダイオードが存在しないため、素子の静電破壊耐性が向上する。
一方、出力端子ＯＵＴに負極性の静電気サージＳＵＲＧＥ−Ｂが印可されると、ＮＭＯＳトランジスタ１００の寄生ダイオード１０９は順方向にバイアスされ、ＰＭＯＳトランジスタ２００の寄生ダイオード２０９は逆方向にバイアスされる。このため、ＳＵＲＧＥ−Ｂは、順方向の寄生ダイオード１０９を介してＶｓｓ配線５００へと流れる。Ｖｓｓ配線５００に流れたＳＵＲＧＥ−Ｂは、瞬間的にＶｓｓ配線５００の電位を押し下げる。ここで、ＳＵＲＧＥ−Ｂの電位を−Ｖｓｂ、ＳＵＲＧＥ−Ｂが印可された時の保護トランジスタ３０１のゲート電圧をＶｇ”とすれば、
Ｖｇ”＝（Ｖｄｄ−（−Ｖｓｂ））×Ｃ１／（Ｃ１＋Ｃ２） ・・・ （３）
となる。通常、ＳＵＲＧＥ−Ｂの電位は−数１００Ｖのオーダーであると考えられるので、式（１）及び（３）よりＶｇ”＞＞Ｖｇとなる。このゲート電圧Ｖｇ”は、保護トランジスタ３０１の閾値電圧Ｖｔｈよりも大きいため、ＳＵＲＧＥ−Ｂが印可されることにより保護トランジスタ３０１がＯＮする。保護トランジスタ３０１がＯＮすると、Ｖｄｄ配線４００とＶｓｓ配線５００とが短絡し、ＳＵＲＧＥ−Ｂが高電位側の電圧源Ｖｄｄへと流れることになる。つまり、正極性の静電気サージＳＵＲＧＥ−Ｂが印可されると、図３の矢印Ｂで示す経路、すなわち、寄生ダイオード１０９→Ｖｓｓ配線５００→電源間保護回路３００→Ｖｄｄという経路を通してＳＵＲＧＥ−Ｂが放電される。このように、ＳＵＲＧＥ−Ｂの放電経路に逆方向動作の寄生ダイオードが存在しないため、素子の静電破壊耐性が向上する。
〔作用効果〕
本発明の一実施形態に係る半導体装置によれば、ＳＯＩ基板に形成されるＮＭＯＳトランジスタ１００のＳＯＩ層において、ドレイン領域（Ｎ＋層１０４）及びソース領域（Ｎ＋層１０５）と異なる極性の不純物領域（Ｐ＋層１０７）をドレイン領域に隣接して形成し、その不純物領域とドレイン領域との間で単方向極性を持つ寄生ダイオード１０９を形成することにより、例えば、出力端子ＯＵＴに接続されたドレイン端子に印可された負極性（−）の静電気サージを容易に電圧源Ｖｓｓ（ＧＮＤ）に放電することができるようになる。また、ＳＯＩ基板に形成されるＰＭＯＳトランジスタ２００のＳＯＩ層において、ドレイン領域（Ｐ＋層２０４）及びソース領域（Ｐ＋層２０５）と異なる極性の不純物領域（Ｎ＋層２０７）をドレイン領域に隣接して形成し、その不純物領域とドレイン領域との間で単方向極性を持つ寄生ダイオード２０９を形成することにより、例えば、出力端子ＯＵＴに接続されたドレイン端子に印可された正極性（＋）の静電気サージを容易に電圧源Ｖｄｄに放電することができるようになる。そして、ＮＭＯＳトランジスタ１００及びＭＯＳトランジスタ２００を出力回路として静電破壊保護回路１０００を構成することにより、出力端子ＯＵＴに正負どちらの極性の静電気サージが印可されても、放電経路に逆方向動作の寄生ダイオードを含まないため、素子の静電破壊耐性を向上させることができる。
一実施形態に係るＮＭＯＳトランジスタの構造図と等価回路。 一実施形態に係るＰＭＯＳトランジスタの構造図と等価回路。 一実施形態に係る静電破壊保護回路の構成図。
符号の説明
１００・・・ＮＭＯＳトランジスタ
１０１・・・支持基板
１０２・・・埋め込み絶縁膜
１０３・・・フィールド絶縁膜
１０４、１０５・・・Ｎ＋層
１０６・・・Ｐ層
１０７・・・Ｐ＋層
１０８・・・ゲート
１０９・・・寄生ダイオード
２００・・・ＮＭＯＳトランジスタ
２０１・・・支持基板
２０２・・・埋め込み絶縁膜
２０３・・・フィールド絶縁膜
２０４、２０５・・・Ｐ＋層
２０６・・・Ｎ層
２０７・・・Ｎ＋層
２０８・・・ゲート
２０９・・・寄生ダイオード
３００・・・電源間保護回路
３０１・・・保護トランジスタ
３０２、３０３・・・コンデンサ
４００・・・Ｖｄｄ配線
５００・・・Ｖｓｓ配線

Claims (5)

  1. チャネル領域が完全に空乏化した状態で動作する完全空乏型ＳＯＩ構造を有する半導体装置で構成される静電破壊保護回路であって、
    出力信号を取り出す出力端子と、
    高電位側の電圧源に接続される第１電源配線と、
    低電位側の電圧源に接続される第２電源配線と、
    前記出力端子と前記第１電源配線との間に接続され、該出力端子に印加される正極性の静電気サージに対して順方向動作し、該正極性の静電気サージを該第１電源配線に伝える第１寄生ダイオードが外側に隣接して設けられたＰ型電界効果トランジスタと、
    前記出力端子と前記第２電源配線との間に接続され、該出力端子に印加される負極性の静電気サージに対して順方向動作し、該負極性の静電気サージを該第２電源配線に伝える第２寄生ダイオードが外側に隣接して設けられたＮ型電界効果トランジスタと、
    前記第１電源配線と前記第２電源配線との間に接続される保護トランジスタと、前記保護トランジスタのゲートと前記第１電源配線との間に接続される第１コンデンサと、前記保護トランジスタのゲートと前記第２電源配線との間に接続される第２コンデンサとを有する電源間保護回路と、
    を備えることを特徴とする静電破壊保護回路。
  2. 前記保護トランジスタは、前記第１電源配線に前記正極性の静電気サージが印加されると導通し、前記正極性の静電気サージを前記低電位側の電圧源に放電することを特徴とする、請求項１に記載の静電破壊保護回路。
  3. 前記第１コンデンサ及び前記第２コンデンサは、前記正極性の静電気サージが印加されない通常動作時において、前記保護トランジスタの前記ゲートへの印加電圧が前記保護トランジスタの閾値電圧よりも小さくなるように設定されることを特徴とする、請求項２に記載の静電破壊保護回路。
  4. 前記保護トランジスタは、前記第２電源配線に前記負極性の静電気サージが印加されると導通し、前記負極性の静電気サージを前記高電位側の電圧源に放電することを特徴とする、請求項１に記載の静電破壊保護回路。
  5. 前記第１コンデンサ及び前記第２コンデンサは、前記負極性の静電気サージが印加されない通常動作時において、前記保護トランジスタの前記ゲートへの印加電圧が前記保護トランジスタの閾値電圧よりも小さくなるように設定されることを特徴とする、請求項４に記載の静電破壊保護回路。
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