JP2019054370A - 半導体記憶装置 - Google Patents

Abstract

【課題】電源投入時に流れる貫通電流を低減させる半導体記憶装置を提供する。【解決手段】半導体記憶装置の電源保護回路２３は、第１パッドＰ１に接続された第１端及び第１ノードＧＩＮに接続された第２端を含む第１トランジスタＴｒ９と、第２パッドＰ２に接続された第１端及び第１ノードＧＩＮに接続された第２端を含む第２トランジスタＴｒ１０と、第１パッドと異なる電圧が供給された第２パッドに接続された第１端、第１ノードに接続された第２端及び第２ノードＶＰＤに接続されたゲートを含み、第２トランジスタと異なるサイズを有する第３トランジスタＴｒ１１と、第１パッドに接続された第１端、第２ノードに接続された第２端及び第１ノードに接続されたゲートを含む第４トランジスタＴｒ１２と、第２パッドに接続された第１端、第２ノードに接続された第２端及び第１ノードに接続されたゲートを含む第５トランジスタＴｒ１３と、を含む。【選択図】図３

Description

実施形態は、半導体記憶装置に関する。

半導体記憶装置としてのＮＡＮＤ型フラッシュメモリが知られている。

特開２０１５−１０３６８９号公報 特開２０１０−２６９９６号公報

電源投入時に流れる貫通電流を低減させる。

実施形態の半導体記憶装置は、第１電圧が供給された第１パッドと、上記第１電圧と異なる第２電圧が供給された第２パッドと、電源保護回路と、を備える。上記電源保護回路は、第１トランジスタと、第２トランジスタと、第３トランジスタと、第４トランジスタと、第５トランジスタと、を含む。上記第１トランジスタは、上記第１パッドに電気的に接続された第１端と、第１ノードに電気的に接続された第２端と、を含む。上記第２トランジスタは、上記第２パッドに電気的に接続された第１端と、上記第１ノードに電気的に接続された第２端と、を含む。上記第３トランジスタは、上記第２パッドに電気的に接続された第１端と、上記第１ノードに電気的に接続された第２端と、第２ノードに電気的に接続されたゲートと、を含み、上記第２トランジスタと異なるサイズを有する。上記第４トランジスタは、上記第１パッドに電気的に接続された第１端と、上記第２ノードに電気的に接続された第２端と、上記第１ノードに電気的に接続されたゲートと、を含む。上記第５トランジスタは、上記第２パッドに電気的に接続された第１端と、上記第２ノードに電気的に接続された第２端と、上記第１ノードに電気的に接続されたゲートと、を含む。

第１実施形態に係るメモリシステムの構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の電源保護回路の構成を説明するためのブロック図。 第１実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第１実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第１実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第２実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第２実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第３実施形態に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第３実施形態に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第１変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第１変形例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 比較例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第２変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第３変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第３変形例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第４変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第４変形例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第５変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第５変形例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャート。 第６変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第６変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第６変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第７変形例に係る半導体記憶装置の電源保護回路の構成を説明するためのブロック図。 第７変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。 第８変形例に係る半導体記憶装置の電源保護回路の構成を説明するためのブロック図。 第８変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図。

以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。

１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置は、例えば、ＮＡＮＤ型フラッシュメモリを含む。

１．１ 構成について
まず、第１実施形態に係るメモリシステムの構成について説明する。

１．１．１ メモリシステムの全体構成について
図１は、第１実施形態に係るメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、例えば、外部の図示しないホスト機器と通信する。メモリシステム１は、ホスト機器からのデータを保持し、また、データをホスト機器に読み出す。

図１に示すように、メモリシステム１は、コントローラ１０及び半導体記憶装置２０を備えている。コントローラ１０は、ホスト機器から命令を受取り、受け取られた命令に基づいて半導体記憶装置２０を制御する。具体的には、コントローラ１０は、ホスト機器から書込みを指示されたデータを半導体記憶装置２０に書込み、ホスト機器から読出しを指示されたデータを半導体記憶装置２０から読み出してホスト機器に送信する。コントローラ１０は、ＮＡＮＤバスによって半導体記憶装置２０に接続される。半導体記憶装置２０は、複数のメモリセルを備え、データを例えば不揮発に記憶することにより、ＮＡＮＤ型フラッシュメモリとして機能する。メモリセルは、これに限定されることなく、データを揮発に記憶してもよい。

ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、／ＲＢ、及びＩ／Ｏの送受信を行う。信号／ＣＥは、半導体記憶装置２０をイネーブルにするための信号である。信号ＣＬＥは、信号ＣＬＥが“Ｈ（High）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏがコマンドであることを半導体記憶装置２０に通知する。信号ＡＬＥは、信号ＡＬＥが“Ｈ”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏがアドレスであることを半導体記憶装置２０に通知する。信号／ＷＥは、信号／ＷＥが“Ｌ（Low）”レベルである間に半導体記憶装置２０に流れる信号Ｉ／Ｏを半導体記憶装置２０に取り込むことを指示する。信号／ＲＥは、半導体記憶装置２０に信号Ｉ／Ｏを出力することを指示する。信号／ＷＰは、データ書込み及び消去の禁止を半導体記憶装置２０に指示する。信号／ＲＢは、半導体記憶装置２０がレディ状態（外部からの命令を受け付ける状態）であるか、ビジー状態（外部からの命令を受け付けない状態）であるかを示す。信号Ｉ／Ｏは、例えば８ビットの信号であり、当該８ビットの信号の各々が異なる信号線を介して送受信される。信号Ｉ／Ｏは、半導体記憶装置２０とコントローラ１０との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データは、例えば、書込みデータ及び読出しデータを含む。

また、半導体記憶装置２０には、種々の電源が供給される。半導体記憶装置２０に供給される電圧は、例えば、電圧ＶＤＤ及びＶＳＳを含む。電圧ＶＤＤは、半導体記憶装置２０内の各種回路を駆動するために供給される電圧であり、例えば、１．８Ｖである。電圧ＶＳＳは、接地電圧であり、電圧ＶＤＤより小さい。電圧ＶＳＳは、例えば、０Ｖである。

１．１．２ コントローラの構成について
引き続き図１を用いて、第１実施形態に係るメモリシステムのコントローラについて説明する。コントローラ１０は、プロセッサ（ＣＰＵ：Central Processing Unit）１１、内蔵メモリ（ＲＡＭ：Random Access Memory）１２、ＮＡＮＤインタフェース回路１３、バッファメモリ１４、及びホストインタフェース回路１５を備えている。

プロセッサ１１は、コントローラ１０全体の動作を制御する。プロセッサ１１は、例えば、ホスト機器から受信したデータの書込み命令に応答して、ＮＡＮＤインタフェースに基づく書込み命令を半導体記憶装置２０に対して発行する。この動作は、読出し及び消去の場合についても同様である。

内蔵メモリ１２は、例えば、ＤＲＡＭ（Dynamic RAM）等の半導体メモリであり、プロセッサ１１の作業領域として使用される。内蔵メモリ１２は、半導体記憶装置２０を管理するためのファームウェア、及び各種の管理テーブル等を保持する。

ＮＡＮＤインタフェース回路１３は、ＮＡＮＤバスを介して半導体記憶装置２０と接続され、半導体記憶装置２０との通信を司る。ＮＡＮＤインタフェース回路１３は、プロセッサ１１の指示により、コマンド、アドレス、及び書込みデータを半導体記憶装置２０に送信する。また、ＮＡＮＤインタフェース回路１３は、半導体記憶装置２０から読出しデータを受信する。

バッファメモリ１４は、コントローラ１０が半導体記憶装置２０及びホスト機器から受信したデータ等を一時的に保持する。

ホストインタフェース回路１５は、ホスト機器と接続され、ホスト機器との通信を司る。ホストインタフェース回路１５は、例えば、ホスト機器から受信した命令及びデータを、それぞれプロセッサ１１及びバッファメモリ１４に転送する。

１．１．３ 半導体記憶装置の構成について
引き続き図１を用いて、第１実施形態に係る半導体記憶装置の構成例について説明する。半導体記憶装置２０は、パッド群２１、インタフェース回路２２、電源保護回路２３、メモリコア２４、及びシーケンサ２５を備えている。

パッド群２１は、複数の信号送受信用のパッドを含む。パッド群２１は、コントローラ１０から受信した信号／ＣＥ、ＣＬＥ、ＡＬＥ、／ＷＥ、／ＲＥ、／ＷＰ、及びＩ／Ｏをインタフェース回路２２に転送する。なお、パッド群２１は、信号Ｉ／Ｏの各ビットの信号線の各々に対応する８つのパッド（図示せず）を含む。また、パッド群２１は、インタフェース回路２２から受信した信号／ＲＢを半導体記憶装置２０の外部に転送する。

また、パッド群２１は、電圧供給用のパッドＰ１及びＰ２を含む。パッドＰ１は電圧ＶＤＤを電源保護回路２３に供給し、パッドＰ２は電圧ＶＳＳを電源保護回路２３に供給する。

インタフェース回路２２は、信号Ｉ／Ｏ内のコマンド及びアドレスをシーケンサ２５に送信し、データをメモリコア２４と送受信する。

電源保護回路２３は、電圧ＶＤＤをインタフェース回路２２に供給する。電源保護回路２３は、例えば、電圧ＶＤＤ及びＶＳＳに基づき、電圧ＶＤＤにサージが発生した場合、当該サージを低減させた電圧ＶＤＤをインタフェース回路２２に供給する機能を有する。電源保護回路２３の詳細については後述する。

メモリコア２４は、データを記憶する複数のメモリセルを含むメモリセルアレイ（図示せず）を含む。メモリコア２４は、メモリセルアレイに対するデータの読出し処理及び書込み処理が可能となるように構成される。

シーケンサ２５は、コマンドを受け取り、受け取ったコマンドに基づくシーケンスに従って半導体記憶装置２０の全体を制御する。

１．１．４ 電源保護回路の構成について
次に、第１実施形態に係る半導体記憶装置の電源保護回路の構成について、図２を用いて説明する。

図２に示すように、電源保護回路２３は、電源保護素子２３１、電源電圧検出回路２３２、電流抑制回路２３３、及び電源保護素子制御回路２３４を備えている。

上述の通り、電源保護回路２３には、パッドＰ１及びＰ２を介してそれぞれ電圧ＶＤＤ及びＶＳＳが供給される。

電源保護素子２３１は、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、を含む。電源保護素子２３１は、例えば、パッドＰ１にサージが印加された場合に、パッドＰ１からパッドＰ２にオン電流Ｉｓを流すことにより、インタフェース回路２２を保護する機能を有する。また、電源保護素子２３１は、例えば、ノードＧＩＮに接続された入力端を更に含む。電源保護素子２３１は、電源保護素子制御回路２３４からノードＧＩＮを介して制御信号を受け取ることにより、オン電流Ｉｓを流すか否かを切り替えることが出来る。

電源電圧検出回路２３２は、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、ノードＶＰＤに接続された出力端と、を含む。電源電圧検出回路２３２は、パッドＰ１及びＰ２の間の電圧差を検出し、当該電圧差の大きさに応じて、ノードＶＰＤを介して電流抑制回路２３３に信号を出力する。電源電圧検出回路２３２は、例えば、パッドＰ１及びＰ２間の電圧差が或る閾値を超えない場合、電流抑制回路２３３のスイッチをオンする信号を出力し、パッドＰ１及びＰ２間の電圧差が或る閾値を超えた場合、電流抑制回路２３３のスイッチをオフする信号を出力し得る。電源電圧検出回路２３２に設定される閾値は、例えば、サージが印加されたか否かを判定可能な電圧値が設定可能である。具体的には、当該閾値は、インタフェース回路２２に通常時に供給される電圧値（ＶＤＤ）以上であり、かつインタフェース回路２２内の素子を破壊する可能性がある電圧値未満の値が設定されることが望ましい。

電流抑制回路２３３は、ノードＧＩＮに接続された第１端と、パッドＰ２に接続された第２端と、ノードＶＰＤに接続された入力端と、を含むスイッチを含む。電流抑制回路２３３は、例えば、スイッチをオンすることによってノードＧＩＮをパッドＰ２に電気的に接続し、スイッチをオフすることによってノードＧＩＮをパッドＰ２から電気的に切断する。

電源保護素子制御回路２３４は、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、ノードＧＩＮに接続された出力端と、を含む。電源保護素子制御回路２３４は、パッドＰ１及びＰ２間の電圧差に応じて、ノードＧＩＮを介して電源保護素子２３１にオン電流Ｉｓを流す旨を指示する制御信号を出力し得る。当該制御信号は、電流抑制回路２３３のスイッチがオフの場合に有効となり、オンの場合に無効となる。

以上のような構成とすることにより、電源保護素子２３１及び電源保護素子制御回路２３４は、パッドＰ１及びＰ２間の電圧差に応じてオン電流Ｉｓを流し、インタフェース回路２２を保護することが出来る。また、電源電圧検出回路２３２及び電流抑制回路２３３は、オン電流Ｉｓを流す必要がないにも関わらず電源保護素子制御回路２３４が電源保護素子２３１にオン電流Ｉｓを流す旨の制御信号が出力されている場合、当該制御信号を切断又は抑制し、オン電流Ｉｓが流れないようにすることが出来る。

上述の電源保護回路２３の具体的な回路構成について、図３を用いて説明する。図３では、電源保護素子２３１及び電源保護素子制御回路２３４が、ＲＣＴＭＯＳ(Resistance Capacitor Triggered Metal Oxide Semiconductor)回路である場合が一例として示される。

図３に示すように、電源保護回路２３は、トランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９、Ｔｒ１０、Ｔｒ１１、Ｔｒ１２、Ｔｒ１３、及びＴｒ１４、抵抗Ｒ１、Ｒ２、Ｒ３、及びＲ４、並びにキャパシタＣ１及びＣ２を含む。トランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、Ｔｒ９、及びＴｒ１２は、例えば、ｐチャネルの極性を有する。トランジスタＴｒ４〜Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒ１３、及びＴｒ１４は、例えば、ｎチャネルの極性を有する。

トランジスタＴｒ１４は、例えば、電源保護素子２３１として機能する。トランジスタＴｒ９、及びＴｒ１１〜１３、並びに抵抗Ｒ３は、電源電圧検出回路２３２及び電流抑制回路２３３として機能する。トランジスタＴｒ１〜Ｔｒ１０、抵抗Ｒ１〜Ｒ２及びＲ４、並びにキャパシタＣ１〜Ｃ２は、例えば、電源保護素子制御回路２３４として機能する。

トランジスタＴｒ１〜Ｔｒ１１、Ｔｒ１３、及びＴｒ１４は、例えば、電圧ＶＤＤと、電圧ＶＳＳとの間の或る閾値電圧（便宜的に、電圧ＶＴと言う。）において、オン状態又はオフ状態に切り替わることが好ましい。より具体的には、トランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、及びＴｒ９は、電圧ＶＴより低い電圧がゲートに印加されると、オン状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オフ状態となる。また、トランジスタＴｒ４〜Ｔｒ６、Ｔｒ８、Ｔｒ１０、Ｔｒ１１、Ｔｒ１３、及びＴｒ１４は、電圧ＶＴより低い電圧がゲートに印加されると、オフ状態となり、電圧ＶＴより高い電圧がゲートに印加されると、オン状態となる。このように、ｐチャネルの極性を有するトランジスタと、ｎチャネルの極性を有するトランジスタは、一方がオン状態の場合は他方がオフ状態となり、一方がオフ状態の場合は他方がオン状態となることが好ましい。以下の説明では、トランジスタＴｒ１〜Ｔｒ１３のゲートに印加される電圧について、電圧ＶＴよりも低い電圧を“Ｌ”レベルと言い、電圧ＶＴよりも高い電圧を“Ｈ”レベルと言う。また、電圧ＶＴ付近の電圧が印加されることによって、“Ｌ”レベルとも“Ｈ”レベルとも判別できない状態を、「不定である」とも言う。

トランジスタＴｒ１２の閾値電圧は、他のトランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、及びＴｒ９の閾値電圧ＶＴよりも低く設定される。このため、トランジスタＴｒ１２は、これらのトランジスタよりも高速に動作する。

抵抗Ｒ１は、パッドＰ１に接続された第１端と、ノードＶＲＣに接続された第２端とを含む。キャパシタＣ１は、パッドＰ２に接続された第１端と、ノードＶＲＣに接続された第２端とを含む。抵抗Ｒ１及びキャパシタＣ１は、各々の抵抗値及び容量に基づいて決定される時定数に基づいて動作するトリガ回路として機能する。具体的には、ノードＶＲＣの電圧は、パッドＰ１の電圧変動に対して、当該時定数に基づく時間的な遅れを伴って追従する。このようなトリガ回路は、ＲＣタイマとも言う。

トランジスタＴｒ１は、パッドＰ１に接続された第１端と、トランジスタＴｒ３の第１端に接続された第２端と、ノードＶＲＣに接続されたゲートと、を含む。トランジスタＴｒ２は、パッドＰ１に接続された第１端と、トランジスタＴｒ３の第１端に接続された第２端と、ノードＶＦＢに接続されたゲートと、を含む。トランジスタＴｒ３は、ノードＶＳＥＣＯＮＤに接続された第２端と、ノードＶＲＣに接続されたゲートとを含む。

トランジスタＴｒ４は、パッドＰ２に接続された第１端と、トランジスタＴｒ６の第１端に接続された第２端と、ノードＶＲＣに接続されたゲートと、を含む。トランジスタＴｒ５は、パッドＰ２に接続された第１端と、トランジスタＴｒ６の第１端に接続された第２端と、ノードＶＦＢに接続されたゲートと、を含む。トランジスタＴｒ６は、ノードＶＳＥＣＯＮＤに接続された第２端と、ノードＶＲＣに接続されたゲートと、を含む。

トランジスタＴｒ１、Ｔｒ２、Ｔｒ４、及びＴｒ５は、パッドＰ１の電圧ＶＤＤが変動する際に、電源保護回路２３が安定して動作するためのヒステリシスを持たせる機能を有する。トランジスタＴｒ３及びＴｒ６は、ノードＶＲＣの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＳＥＣＯＮＤに出力する、ＲＣＴＭＯＳ回路における１段目のインバータとして機能する。

トランジスタＴｒ７は、パッドＰ１に接続された第１端と、ノードＶＦＢに接続された第２端と、ノードＶＳＥＣＯＮＤに接続されたゲートと、を含む。トランジスタＴｒ８は、パッドＰ２に接続された第１端と、ノードＶＦＢに接続された第２端と、ノードＶＳＥＣＯＮＤに接続されたゲートと、を含む。トランジスタＴｒ７及びＴｒ８は、ノードＶＳＥＣＯＮＤの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＦＢに出力する、ＲＣＴＭＯＳ回路における２段目のインバータとして機能する。

抵抗Ｒ２は、ノードＶＦＢに接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端とを含む。キャパシタＣ２は、パッドＰ２に接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端とを含む。抵抗Ｒ２及びキャパシタＣ２は、電源保護回路２３内のインバータ間の信号が発振することを抑制する機能を有する。

トランジスタＴｒ９は、パッドＰ１に接続された第１端と、ノードＧＩＮに接続された第２端と、ノードＶＴＨＩＲＤに接続されたゲートと、を含む。トランジスタＴｒ１０は、パッドＰ２に接続された第１端と、ノードＧＩＮに接続された第２端と、ノードＶＴＨＩＲＤに接続されたゲートと、を含む。トランジスタＴｒ９及びＴｒ１０は、ノードＶＴＨＩＲＤの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＧＩＮに出力する、ＲＣＴＭＯＳ回路における３段目のインバータとして機能する。

なお、トリガ回路とトランジスタＴｒ１４との間に直列に接続される各インバータのサイズは、２段目のインバータが最も小さく、１段目のインバータがその次に小さく、３段目のインバータが最も大きくなるように設計される。サイズとは、例えば、ゲート長Ｌに対するゲート幅Ｗの割合（Ｗ／Ｌ）である。サイズは、ゲート長Ｌが同じ場合、ゲート幅Ｗの長さとみなしてもよい。

具体的には、例えば、トランジスタＴｒ３のサイズは、トランジスタＴｒ７のサイズより大きく、トランジスタＴｒ９のサイズより小さい。トランジスタＴｒ６のサイズは、トランジスタＴｒ８のサイズより大きく、トランジスタＴｒ１０のサイズより小さい。

トランジスタＴｒ１１は、パッドＰ２に接続された第１端と、抵抗Ｒ３の第１端に接続された第２端と、ノードＶＰＤに接続されたゲートと、を含む。抵抗Ｒ３は、ノードＧＩＮに接続された第２端を含む。なお、トランジスタＴｒ１１及び抵抗Ｒ３は、パッドＰ２とノードＧＩＮとの間に直列に接続されていればよく、接続の順番は図３の例に限られない。

パッドＰ１及びＰ２がトランジスタＴｒ９、抵抗Ｒ３、及びトランジスタＴｒ１１を介して電気的に接続される場合、ノードＧＩＮの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされるか、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

トランジスタＴｒ１１のインピーダンスは、例えば、トランジスタＴｒ９と異なるインピーダンスを有する。これにより、トランジスタＴｒ９及びトランジスタＴｒ１１が共にオン状態の場合、例えば、ノードＧＩＮの電圧は、トランジスタＴｒ９のインピーダンスと、抵抗Ｒ３及びトランジスタＴｒ１１の合成インピーダンスとの大きさの割合に基づいて決定される。トランジスタＴｒ９、抵抗Ｒ３、及びトランジスタＴｒ１１は、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１以上の場合、ノードＧＩＮの電圧がトランジスタＴｒ１４をオン状態にする大きさとなり、電圧Ｖｌｉｍ１未満の場合、オフ状態にする大きさとなるように設計される。

以下の説明では、ノードＧＩＮの電圧がトランジスタＴｒ１４をオン状態となる状態を、「パッドＰ１の電圧によって“Ｈ”レベルにプルアップされた状態」とも言い、オフ状態となる状態を、「パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされた状態」とも言う。すなわち、トランジスタＴｒ９、抵抗Ｒ３、及びトランジスタＴｒ１１は、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１以上の場合、ノードＧＩＮの電圧をパッドＰ１の電圧によって“Ｈ”レベルにプルアップし、電圧Ｖｌｉｍ１未満の場合、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンするように設計される。

電圧Ｖｌｉｍ１は、例えば、電圧ＶＤＤとして通常印加される電圧値より大きく、インタフェース回路２２以降の半導体記憶装置２０内の回路が許容する電圧の上限値より小さい。すなわち、電圧Ｖｌｉｍ１は、電源保護回路２３がオン電流Ｉｓを流す必要があるか否かを判定するための閾値として設定される。

なお、図３の例では、例えば、トランジスタＴｒ１１がトランジスタＴｒ９との関係でプルアップする機能が無視できる程度に、トランジスタＴｒ１１のインピーダンスが小さく設定されてもよい。この場合、ノードＧＩＮの電圧は、トランジスタＴｒ９及び抵抗Ｒ３の間のインピーダンスの大小関係によって決定される。

トランジスタＴｒ１２は、パッドＰ１に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＧＩＮに接続されたゲートと、を含む。トランジスタＴｒ１３は、パッドＰ２に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＧＩＮに接続されたゲートと、を含む。トランジスタＴｒ１２及びＴｒ１３は、ノードＧＩＮの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＰＤに出力する、インバータとして機能する。

抵抗Ｒ４は、パッドＰ２に接続された第１端と、ノードＧＩＮに接続された第２端と、を含む。抵抗Ｒ４は、パッドＰ２とノードＧＩＮとの間においてトランジスタＴｒ１１及び抵抗Ｒ３と並列に接続される。抵抗Ｒ４は、抵抗値が他の抵抗Ｒ１〜Ｒ３よりも大きい。抵抗Ｒ４は、ノードＧＩＮがパッドＰ１と電気的に接続されない状態において、ノードＧＩＮの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンし得る。一方、上述の通り、抵抗Ｒ４は、他の抵抗Ｒ１〜Ｒ３よりも大きい抵抗値を有するため、ノードＧＩＮがパッドＰ１と電気的に接続された状態では、ノードＧＩＮの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンする効果にはほとんど寄与しない。

トランジスタＴｒ１４は、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、ノードＧＩＮに接続されたゲートと、を含む。トランジスタＴｒ１４は、パッドＰ１の電圧が急峻に立ち上った際にオン状態となって第１端から第２端に向けてオン電流Ｉｓを流し、当該パッドＰ１の電圧の急激な変化に対するインタフェース回路２２への影響を緩和させる機能を有する。トランジスタＴｒ１４のサイズは、他のトランジスタＴｒ１〜Ｔｒ１３のサイズより大きい。

１．２ 電源保護回路の動作について
次に、第１実施形態に係る半導体記憶装置の電源保護回路の動作について図４及び図５を用いて説明する。図４は、パッドＰ１にサージが印加された際における電源保護回路２３の動作を示している。図５は、パッドＰ１に通常の電源電圧が印加された際における電源保護回路２３の動作を示している。

１．２．１ サージが印加された際の動作について
まず、パッドＰ１にサージが印加された際の動作について説明する。

図４に示すように、時刻ｔ１に至るまで、半導体記憶装置２０には電圧が供給されていない。このため、パッドＰ１及びＰ２は、例えば電圧ＶＳＳとなる。ノードＧＩＮは、抵抗Ｒ４を介して予めパッドＰ２と電気的に接続されているため、フローティング状態になることなく、パッドＰ２の電圧ＶＳＳ（“Ｌ”レベル）に予め設定されている。このため、トランジスタＴｒ１４はオフ状態となり、オン電流Ｉｓは流れない。

時刻ｔ１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、パッドＰ１と同時に立ち上がることなく、“Ｌ”レベルのままとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオン状態となり、トランジスタＴｒ４及びＴｒ６はオフ状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ１と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ７はオフ状態となり、トランジスタＴｒ８はオン状態となる。ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続され、“Ｌ”レベルとなる。

ここで、上述の通り、トランジスタＴｒ１２は、トランジスタＴｒ９よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ９がオン状態となる前に、トランジスタＴｒ１２がオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＧＩＮがトランジスタＴｒ９を介してパッドＰ１に電気的に接続される前に、ノードＶＰＤがトランジスタＴｒ１２を介してパッドＰ１に電気的に接続されてトランジスタＴｒ１１をオン状態にする。これにより、ノードＧＩＮは、抵抗Ｒ４のみならず、トランジスタＴｒ１１及び抵抗Ｒ３を介してパッドＰ２に電気的に接続され、“Ｌ”レベルに維持される。

また、時刻ｔ２に達するまでは、トランジスタＴｒ９がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＧＩＮは、トランジスタＴｒ９のインピーダンスと、抵抗Ｒ３及びトランジスタＴｒ１１の合成インピーダンスとの大小関係に基づき、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。したがって、時刻ｔ１から時刻ｔ２までの間、トランジスタＴｒ１４は、オフ状態のままとなる。

時刻ｔ２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＧＩＮは、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。これに伴い、トランジスタＴｒ１２及びＴｒ１３がそれぞれオフ状態及びオン状態となり、ノードＶＰＤが“Ｌ”レベルとなる。また、トランジスタＴｒ１４がオン状態となり、オン電流Ｉｓが流れ始める。

このように、抵抗Ｒ１及びキャパシタＣ１は、サージの発生をトリガとしてトランジスタＴｒ１４をオン状態とするトリガ回路として機能する。サージが発生した後、一定の期間にわたってトランジスタＴｒ１４がオン状態となることにより、トランジスタＴｒ１４を電流経路として、パッドＰ１からパッドＰ２に向けてオン電流Ｉｓが流れる。

時刻ｔ３において、ノードＶＲＣの電圧が“Ｈ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオフ状態となり、トランジスタＴｒ４及びＴｒ６がオフ状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｌ”レベルとなる。なお、１段目のインバータの動作と２段目のインバータの動作との間には時間差が生じるため、時刻ｔ３ではノードＶＦＢ及びＶＴＨＩＲＤの電圧は“Ｌ”レベルのままである。

時刻ｔ４において、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８がオフ状態となる。これに伴い、ノードＶＦＢ及びＶＴＨＩＲＤの電圧は、“Ｈ”レベルとなる。なお、２段目のインバータの動作と３段目のインバータの動作との間には時間差が生じるため、時刻ｔ４ではノードＧＩＮの電圧は“Ｈ”レベルのままである。

時刻ｔ５において、トランジスタＴｒ９がオフ状態となり、トランジスタＴｒ１０がオン状態となる。これに伴い、ノードＧＩＮの電圧は、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１４がオフ状態となり、オン電流Ｉｓが停止する。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

１．２．２ 通常の電源電圧が印加された際の動作について
次に、パッドＰ１に通常の電源電圧が印加された際の動作について説明する。なお、図５において示される時刻は、図４において示される時刻と対応している。

図５に示すように、時刻ｔ１に至るまでの動作は、図４の場合と同様であるため、説明を省略する。

時刻ｔ１において、パッドＰ１に電圧ＶＤＤが印加される。これに伴い、パッドＰ１の電圧は緩やかに立ち上がり、例えば、電圧ＶＤＤに達する。時刻ｔ１におけるその他の動作は、図４の場合と同様であるため、説明を省略する。

時刻ｔ２において、トランジスタＴｒ９が動作を開始することにより、ノードＧＩＮは、トランジスタＴｒ９を介してパッドＰ１とも電気的に接続される。上述の通り、パッドＰ１の電圧は電圧ＶＤＤに達しているものの、電圧Ｖｌｉｍ１には達していないため、ノードＧＩＮはパッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。これに伴い、ノードＶＰＤは“Ｈ”レベルのまま維持される。また、トランジスタＴｒ１４はオフ状態のまま維持され、オン電流Ｉｓは流れない。

時刻ｔ３及びｔ４における動作は、ノードＶＰＤ及びＧＩＮがそれぞれ“Ｈ”レベル及び“Ｌ”レベルに維持され、オン電流Ｉｓが流れていないことを除き、図４の場合と同様であるため、説明を省略する。

以上で、パッドＰ１に通常の電源電圧が印加された際の電源保護回路２３の動作が終了する。

１．３ 本実施形態に係る効果
第１実施形態によれば、電源投入時に流れる貫通電流を低減させることが出来る。本効果につき、以下説明する。

ＲＣＴＭＯＳ回路は、ＥＳＤストレスが発生した際、強制的に電源及びグラウンド間をショートさせる構成である。一方、ＲＣＴＭＯＳ回路は、電源投入時においても機能する可能性があり、これに伴って意図しない電源保護回路内に貫通電流が流れる可能性がある。

第１実施形態によれば、トランジスタＴｒ９及びＴｒ１１は、パッドＰ１及びＰ２の間に直列に接続され、その中間ノードがノードＧＩＮとなるように接続される。これにより、トランジスタＴｒ９及びＴｒ１１がいずれもオン状態となった場合、ノードＧＩＮの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされるか、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。ノードＧＩＮの電圧がパッドＰ１及びＰ２のいずれに引かれるかは、パッドＰ１の電圧が電圧Ｖｌｉｍ１を上回るか否かによって決定され、当該電圧Ｖｌｉｍ１の大きさは、トランジスタＴｒ９及びＴｒ１１のインピーダンスの大小関係によって定まる。このため、トランジスタＴｒ９及びＴｒ１１のインピーダンスが異なるように設定することにより、ノードＧＩＮの電圧が、パッドＰ１の電圧が電圧Ｖｌｉｍ１に達するまでは“Ｌ”レベルにプルダウンされ、電圧Ｖｌｉｍ１に達すると“Ｈ”レベルにプルアップされるようにすることができる。したがって、電圧Ｖｌｉｍ１を電源投入時の電圧ＶＤＤよりも大きい値として設定することにより、電源投入時にオン電流Ｉｓを流さないようにすることができ、ひいては、電源投入時に流れる貫通電流を低減させることが出来る。

なお、ＲＣＴＭＯＳ回路として機能させるために、トランジスタＴｒ９及びＴｒ１０は、同等のインピーダンスを有するように設定される。このため、トランジスタＴｒ１０及びＴｒ１１は、一方（トランジスタＴｒ１０）はトランジスタＴｒ９と同等のインピーダンスを有し、他方（トランジスタＴｒ１１）はトランジスタＴｒ９と異なるインピーダンスを有することとなる。すなわち、トランジスタＴｒ１０及びＴｒ１１は、異なるインピーダンスを有する。ここで、トランジスタＴｒ１０及びＴｒ１１は、同じ極性を有するため、異なるサイズとなり得る。したがって、トランジスタＴｒ９及びＴｒ１１のインピーダンスが異なるように設定するためには、トランジスタＴｒ１０及びＴｒ１１のサイズが異なるように設定すればよい。

また、抵抗Ｒ３は、ノードＧＩＮとトランジスタＴｒ１１との間に直列に接続される。これにより、電圧Ｖｌｉｍ１の精度を高めることができる。補足すると、トランジスタＴｒ９及びＴｒ１１は、互いにチャネルの極性が異なるため、製造時に生じる誤差の大きさにも相関が無い可能性がある。このため、電圧Ｖｌｉｍ１の大きさは、トランジスタＴｒ９及びＴｒ１１の製造誤差によって、大きく変動し得る。一方、一般的に、抵抗の製造誤差は、トランジスタの製造誤差よりも小さい。そこで、第１実施形態では、抵抗Ｒ３を設けることにより、電圧Ｖｌｉｍ１の大きさは、トランジスタＴｒ９のインピーダンスと、抵抗Ｒ３及びトランジスタＴｒ１１のインピーダンスと、の大小関係によって定まるように設計される。この場合、トランジスタＴｒ１１によるプルダウンの効果が最も大きくなるように、トランジスタＴｒ１１のインピーダンスは小さな値に設定される。これにより、電圧Ｖｌｉｍ１の大きさは、実質的に、トランジスタＴｒ９及び抵抗Ｒ３のインピーダンスの大小関係に基づいて決定することができる。このため、電圧Ｖｌｉｍ１がトランジスタＴｒ１１の製造誤差によって変動する影響を低減することができる。したがって、電源投入時に流れる貫通電流をより精度よく低減させることが出来る。

また、トランジスタＴｒ１２は、トランジスタＴｒ９よりも閾値電圧が低くなるように設定される。これにより、トランジスタＴｒ１２は、トランジスタＴｒ９よりも高速に動作することが可能となる。このため、トランジスタＴｒ１２は、トランジスタＴｒ９がオン状態となってノードＧＩＮにパッドＰ１の電圧を供給する前に、ノードＶＰＤにパッドＰ１の電圧を供給することができる。したがって、ノードＧＩＮの電圧がパッドＰ１の電圧によって“Ｈ”レベルとなる前に、確実に“Ｌ”レベルにプルダウンさせることができる。

また、抵抗Ｒ４は、パッドＰ２とノードＧＩＮとを電気的に接続する。これにより、抵抗Ｒ４は、ノードＧＩＮがパッドＰ１と電気的に接続されていない状態において、ノードＧＩＮをフローティング状態にすることなく、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンさせることができる。また、抵抗Ｒ４は、高抵抗を有する。これにより、ノードＧＩＮがパッドＰ１と電気的に接続されている状態では、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンさせる機能をほとんど有しない。このため、ＲＣＴＭＯＳ回路の動作に影響を与えることなく、ノードＧＩＮの電圧を安定化させることができる。

２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態に係る半導体記憶装置における電源保護回路は、３段目のインバータとトランジスタＴｒ１４との間のノードＧＩＮにおいて電圧Ｖｌｉｍ１の検出及びオン電流Ｉｓの抑制を行う構成であった。一方、第２実施形態に係る半導体記憶装置における電源保護回路は、１段目のインバータと２段目のインバータとの間のノードＶＳＥＣＯＮＤにおいて電圧Ｖｌｉｍ１の検出及びオン電流Ｉｓの抑制を行う構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。

２．１ 電源保護回路の構成について
第２実施形態に係る半導体記憶装置の電源保護回路の構成について、図６を用いて説明する。図６は、第１実施形態における図３に対応する。

図６に示すように、電源保護回路２３は、図３におけるトランジスタＴｒ１１、Ｔｒ１２、及びＴｒ１３、並びに抵抗Ｒ３及びＲ４に代えて、トランジスタＴｒ１１Ａ、Ｔｒ１２Ａ及びＴｒ１３Ａ、並びに抵抗Ｒ３Ａ及びＲ４Ａを備えている。トランジスタＴｒ１２Ａは、例えば、ｐチャネルの極性を有する。トランジスタＴｒ１１Ａ及びＴｒ１３Ａは、例えば、ｎチャネルの極性を有する。

トランジスタＴｒ１１Ａは、パッドＰ２に接続された第１端と、抵抗Ｒ３Ａの第１端に接続された第２端と、ノードＶＰＤに接続されたゲートと、を含む。抵抗Ｒ３Ａは、ノードＶＳＥＣＯＮＤに接続された第２端を含む。なお、トランジスタＴｒ１１Ａ及び抵抗Ｒ３Ａは、パッドＰ２とノードＶＳＥＣＯＮＤとの間に直列に接続されていればよく、接続の順番は図６の例に限られない。

パッドＰ１及びＰ２がトランジスタＴｒ１、Ｔｒ３、抵抗Ｒ３Ａ、及びトランジスタＴｒ１１Ａを介して電気的に接続される場合、ノードＶＳＥＣＯＮＤの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされるか、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

トランジスタＴｒ１１Ａのサイズは、例えば、トランジスタＴｒ１及びＴｒ３と異なるサイズを有する。これにより、トランジスタＴｒ１、Ｔｒ３、抵抗Ｒ３Ａ、及びトランジスタＴｒ１１Ａは、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１以上の場合、ノードＶＳＥＣＯＮＤの電圧をパッドＰ１の電圧によって“Ｈ”レベルにプルアップし、電圧Ｖｌｉｍ１未満の場合、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンするように設計される。

なお、図６の例では、例えば、トランジスタＴｒ１及びＴｒ３がトランジスタＴｒ１１Ａとの関係でプルアップする機能が無視できる程度に、トランジスタＴｒ１１Ａのインピーダンスが小さく設定されてもよい。この場合、ノードＶＳＥＣＯＮＤの電圧は、トランジスタＴｒ１及びＴｒ３と、抵抗Ｒ３Ａとの間のインピーダンスの大小関係によって決定される。

トランジスタＴｒ１２Ａは、パッドＰ１に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＳＥＣＯＮＤに接続されたゲートと、を含む。トランジスタＴｒ１３Ａは、パッドＰ２に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＳＥＣＯＮＤに接続されたゲートと、を含む。トランジスタＴｒ１２Ａ及びＴｒ１３Ａは、ノードＶＳＥＣＯＮＤの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＰＤに出力する、インバータとして機能する。

抵抗Ｒ４Ａは、パッドＰ２に接続された第１端と、ノードＶＳＥＣＯＮＤに接続された第２端を含む。抵抗Ｒ４Ａは、パッドＰ２とノードＶＳＥＣＯＮＤとの間においてトランジスタＴｒ１１Ａ及び抵抗Ｒ３Ａと並列に接続される。抵抗Ｒ４Ａは、抵抗値が他の抵抗Ｒ１〜Ｒ３よりも大きい。抵抗Ｒ４Ａは、ノードＶＳＥＣＯＮＤがパッドＰ１と電気的に接続されない状態において、ノードＶＳＥＣＯＮＤの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンし得る。一方、上述の通り、抵抗Ｒ４Ａは、他の抵抗Ｒ１〜Ｒ３よりも大きい抵抗値を有するため、ノードＶＳＥＣＯＮＤがパッドＰ１と電気的に接続された状態では、ノードＶＳＥＣＯＮＤの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンする効果にはほとんど寄与しない。

なお、トランジスタＴｒ１２Ａの閾値電圧は、他のトランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、及びＴｒ９の閾値電圧ＶＴよりも低く設定される。このため、トランジスタＴｒ１２Ａは、これらのトランジスタよりも高速に動作する。

２．２ 電源保護回路の動作について
次に、第２実施形態に係る半導体記憶装置の電源保護回路の動作について図７を用いて説明する。図７は、第１実施形態における図４に対応する。すなわち、図７は、サージが印加された際における電源保護回路２３の動作を示している。

図７に示すように、時刻ｔ１１に至るまで、半導体記憶装置２０には電圧が供給されていない。このため、パッドＰ１及びＰ２は、例えば電圧ＶＳＳとなる。ノードＶＳＥＣＯＮＤは、抵抗Ｒ４Ａを介して予めパッドＰ２と電気的に接続されているため、フローティング状態になることなく、パッドＰ２の電圧ＶＳＳ（“Ｌ”レベル）に予め設定されている。

時刻ｔ１１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、パッドＰ１と同時に立ち上がることなく、“Ｌ”レベルのままとなる。

ここで、上述の通り、トランジスタＴｒ１２Ａは、トランジスタＴｒ１及びＴｒ３よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ１及びＴｒ３がオン状態となる前に、トランジスタＴｒ１２Ａがオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＶＳＥＣＯＮＤがトランジスタＴｒ１及びＴｒ３を介してパッドＰ１に電気的に接続される前に、ノードＶＰＤがトランジスタＴｒ１２Ａを介してパッドＰ１に電気的に接続されてトランジスタＴｒ１１Ａをオン状態にする。これにより、ノードＶＳＥＣＯＮＤは、抵抗Ｒ４Ａのみならず、トランジスタＴｒ１１Ａ及び抵抗Ｒ３Ａを介してパッドＰ２に電気的に接続され、“Ｌ”レベルに維持される。

また、時刻ｔ１２に達するまでは、トランジスタＴｒ１及びＴｒ３がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＶＳＥＣＯＮＤは、トランジスタＴｒ１及びＴｒ３の合成インピーダンスと、抵抗Ｒ３Ａ及びトランジスタＴｒ１１Ａの合成インピーダンスとの大小関係に基づき、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

これに伴い、トランジスタＴｒ７及びＴｒ８がそれぞれオン状態及びオフ状態となり、ノードＶＴＨＩＲＤが“Ｈ”レベルとなる。なお、時刻ｔ１１から時刻ｔ１２の間は、パッドＰ１の電圧は十分に上昇していない状態であるため、ノードＶＴＨＩＲＤは、不定ともなり得る。

時刻ｔ１２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＶＳＥＣＯＮＤは、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。これに伴い、トランジスタＴｒ１２Ａ及びＴｒ１３Ａがそれぞれオフ状態及びオン状態となり、ノードＶＰＤが“Ｌ”レベルとなる。また、トランジスタＴｒ７はオフ状態となり、トランジスタＴｒ８はオン状態となる。

ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続され、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ９はオン状態となり、トランジスタＴｒ１０はオフ状態となる。

ノードＧＩＮは、パッドＰ１と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１４はオン状態となり、オン電流Ｉｓが流れ始める。

時刻ｔ１３以降の動作は、図４において示された時刻ｔ３以降の動作と同様である。

すなわち、時刻ｔ１３において、ノードＶＲＣの電圧が“Ｈ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオフ状態となり、トランジスタＴｒ４及びＴｒ６がオン状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｌ”レベルとなる。

時刻ｔ１４において、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８がオフ状態となる。これに伴い、ノードＶＦＢ及びＶＴＨＩＲＤの電圧は、“Ｈ”レベルとなる。

時刻ｔ１５において、トランジスタＴｒ９がオフ状態となり、トランジスタＴｒ１０がオン状態となる。これに伴い、ノードＧＩＮの電圧は、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１４がオフ状態となり、オン電流Ｉｓが停止する。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

２．４ 本実施形態に係る効果について
ＲＣＴＭＯＳ回路は、一般的に、オン電流Ｉｓを確実に流すためにトランジスタＴｒ１４のサイズが大きくなるように設計される。このため、一般的に、ＲＣＴＭＯＳ回路のインバータのサイズは、３段目（最終段）が最も大きい。すなわち、トランジスタＴｒ３及びＴｒ９のサイズを比較した場合、トランジスタＴｒ３のサイズの方が小さい。

第２実施形態によれば、トランジスタＴｒ１１Ａ〜Ｔｒ１３Ａ、並びに抵抗Ｒ３Ａ及びＲ４Ａは、ＲＣＴＭＯＳ回路の１段目のインバータと２段目のインバータとの間に設けられる。これにより、電圧Ｖｌｉｍ１の大きさは、抵抗Ｒ３Ａ及びトランジスタＴｒ１１Ａと、トランジスタＴｒ３との間の関係によって決定される。上述の通り、トランジスタＴｒ３のサイズは、トランジスタＴｒ９のサイズより小さい。これにより、抵抗Ｒ３Ａ及びトランジスタＴｒ１１Ａは、第１実施形態における抵抗Ｒ３及びトランジスタＴｒ１１よりも小さいサイズで設けることができる。このため、電源保護回路２３の回路面積をより小さくすると共に、より小さい電力でトランジスタＴｒ１１Ａを駆動させることができる。

３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第１実施形態及び第２実施形態に係る半導体記憶装置における電源保護回路は、トリガ回路とトランジスタＴｒ１４との間に３段のインバータが直列接続された構成であった。一方、第３実施形態に係る半導体記憶装置における電源保護回路は、トリガ回路とトランジスタＴｒ１４との間に５段のインバータが直列接続される構成である。以下では、第１実施形態と同様の構成要素には同一の符号を付してその説明を省略し、第１実施形態と異なる部分についてのみ説明する。

３．１ 電源保護回路の構成について
第３実施形態に係る半導体記憶装置の電源保護回路の構成について、図８を用いて説明する。図８は、第１実施形態における図３に対応する。

図８に示すように、電源保護回路２３は、図３におけるトランジスタＴｒ１１、Ｔｒ１２、及びＴｒ１３、並びに抵抗Ｒ３及びＲ４に代えて、トランジスタＴｒ１１Ｂ、Ｔｒ１２Ｂ、及びＴｒ１３Ｂ、並びに抵抗Ｒ３Ｂ及びＲ４Ｂを備えている。また、電源保護回路２３は、トランジスタＴｒ１５、Ｔｒ１６、Ｔｒ１７、及びＴｒ１８、抵抗Ｒ５及びＲ６、並びにキャパシタＣ３を更に備えている。トランジスタＴｒ１２Ｂ、Ｔｒ１５、及びＴｒ１７は、例えば、ｐチャネルの極性を有する。トランジスタＴｒ１１Ｂ、Ｔｒ１３Ｂ、Ｔｒ１６、及びＴｒ１８は、例えば、ｎチャネルの極性を有する。

トランジスタＴｒ９は、パッドＰ１に接続された第１端と、ノードＶＦＯＵＲＴＨに接続された第２端と、ノードＶＴＨＩＲＤに接続されたゲートと、を含む。トランジスタＴｒ１０は、パッドＰ２に接続された第１端と、ノードＶＦＯＵＲＴＨに接続された第２端と、ノードＶＴＨＩＲＤに接続されたゲートと、を含む。トランジスタＴｒ９及びＴｒ１０は、ノードＶＴＨＩＲＤの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＦＯＵＲＴＨに出力する、ＲＣＴＭＯＳ回路における３段目のインバータとして機能する。

トランジスタＴｒ１５は、パッドＰ１に接続された第１端と、ノードＶＦＢ２に接続された第２端と、ノードＶＦＯＵＲＴＨに接続されたゲートと、を含む。トランジスタＴｒ１６は、パッドＰ２に接続された第１端と、ノードＶＦＢ２に接続された第２端と、ノードＶＦＯＵＲＴＨに接続されたゲートと、を含む。トランジスタＴｒ１５及びＴｒ１６は、ノードＶＦＯＵＲＴＨの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＦＢ２に出力する、ＲＣＴＭＯＳ回路における４段目のインバータとして機能する。

抵抗Ｒ５は、ノードＶＦＢ２に接続された第１端と、ノードＶＦＩＦＴＨに接続された第２端と、を含む。キャパシタＣ３は、パッドＰ２に接続された第１端と、ノードＶＦＩＦＴＨに接続された第２端と、を含む。抵抗Ｒ５及びキャパシタＣ３は、電源保護回路２３内のインバータ間の信号が発振することを抑制する機能を有する。

トランジスタＴｒ１７は、パッドＰ１に接続された第１端と、ノードＧＩＮに接続された第２端と、ノードＶＦＩＦＴＨに接続されたゲートと、を含む。トランジスタＴｒ１８は、パッドＰ２に接続された第１端と、ノードＧＩＮに接続された第２端と、ノードＶＦＩＦＴＨに接続されたゲートと、を含む。トランジスタＴｒ１７及びＴｒ１８は、ノードＶＦＩＦＴＨの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＧＩＮに出力する、ＲＣＴＭＯＳ回路における５段目のインバータとして機能する。

なお、トリガ回路とトランジスタＴｒ１４との間に直列に接続される各インバータのサイズは、２段目のインバータが最も小さく、１段目のインバータ、３段目のインバータ、４段目のインバータ、及び５段目のインバータの順に大きくなるように設計される。

トランジスタＴｒ１１Ｂは、パッドＰ２に接続された第１端と、抵抗Ｒ３Ｂの第１端に接続された第２端と、ノードＶＰＤに接続されたゲートと、を含む。抵抗Ｒ３Ｂは、ノードＶＦＯＵＲＴＨに接続された第２端を含む。なお、トランジスタＴｒ１１Ｂ及び抵抗Ｒ３Ｂは、パッドＰ２とノードＶＦＯＵＲＴＨとの間に直列に接続されていればよく、接続の順番は図８の例に限られない。

パッドＰ１及びＰ２がトランジスタＴｒ９、抵抗Ｒ３Ｂ、及びトランジスタＴｒ１１Ｂを介して電気的に接続される場合、ノードＶＦＯＵＲＴＨの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされるか、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

トランジスタＴｒ１１Ｂのサイズは、例えば、トランジスタＴｒ９と異なるサイズを有する。これにより、トランジスタＴｒ９、抵抗Ｒ３Ｂ、及びトランジスタＴｒ１１Ｂは、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１以上の場合、ノードＶＦＯＵＲＴＨの電圧をパッドＰ１の電圧によって“Ｈ”レベルにプルアップし、電圧Ｖｌｉｍ１未満の場合、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンするように設計される。

なお、図８の例では、例えば、トランジスタＴｒ９がトランジスタＴｒ１１Ｂとの関係でプルアップする機能が無視できる程度に、トランジスタＴｒ１１Ｂのサイズが小さく設定されてもよい。この場合、ノードＶＦＯＵＲＴＨの電圧は、トランジスタＴｒ９及び抵抗Ｒ３Ｂの間のインピーダンスの大小関係によって決定される。

トランジスタＴｒ１２Ｂは、パッドＰ１に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＦＯＵＲＴＨに接続されたゲートと、を含む。トランジスタＴｒ１３Ｂは、パッドＰ２に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＦＯＵＲＴＨに接続されたゲートと、を含む。トランジスタＴｒ１２Ｂ及びＴｒ１３Ｂは、ノードＶＦＯＵＲＴＨの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＰＤに出力する、インバータとして機能する。

なお、トランジスタＴｒ１２Ｂは、他のトランジスタＴｒ１〜Ｔｒ３、Ｔｒ７、Ｔｒ９、Ｔｒ１５、及びＴｒ１７よりも閾値電圧が低く設定される。このため、トランジスタＴｒ１２Ｂは、これらのトランジスタよりも高速に動作する。

抵抗Ｒ４Ｂは、パッドＰ２に接続された第１端と、ノードＶＦＯＵＲＴＨに接続された第２端と、を含む。抵抗Ｒ４Ｂは、パッドＰ２とノードＶＦＯＵＲＴＨとの間においてトランジスタＴｒ１１Ｂ及び抵抗Ｒ３Ｂと並列に接続される。抵抗Ｒ６は、パッドＰ２に接続された第１端と、ノードＧＩＮに接続された第２端と、を含む。抵抗Ｒ４Ｂ及びＲ６は、抵抗値が他の抵抗Ｒ１〜Ｒ３、及びＲ５よりも大きい。

抵抗Ｒ４Ｂ及びＲ６はそれぞれ、ノードＶＦＯＵＲＴＨ及びＧＩＮがパッドＰ１と電気的に接続されない状態において、ノードＶＦＯＵＲＴＨ及びＧＩＮの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンし得る。一方、上述の通り、抵抗Ｒ４Ｂ及びＲ６は、他の抵抗Ｒ１〜Ｒ３及びＲ５よりも大きい抵抗値を有するため、それぞれノードＶＦＯＵＲＴＨ及びＧＩＮがパッドＰ１と電気的に接続された状態では、ノードＶＦＯＵＲＴＨ及びＧＩＮの電圧をパッドＰ２の電圧によって“Ｌ”レベルにプルダウンする効果にはほとんど寄与しない。

３．２ 電源保護回路の動作について
次に、第３実施形態に係る半導体記憶装置の電源保護回路の動作について図９を用いて説明する。図９はそれぞれ、第１実施形態における図４に対応する。すなわち、図９は、サージが印加された際における電源保護回路２３の動作を示している。

図９に示すように、時刻ｔ２１に至るまで、半導体記憶装置２０には電圧が供給されていない。このため、パッドＰ１及びＰ２は、例えば電圧ＶＳＳとなる。ノードＶＦＯＵＲＴＨ及びＧＩＮはそれぞれ、抵抗Ｒ４Ｂ及びＲ６を介して予めパッドＰ２と電気的に接続されているため、フローティング状態になることなく、パッドＰ２の電圧ＶＳＳ（“Ｌ”レベル）に予め設定されている。

時刻ｔ２１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、パッドＰ１と同時に立ち上がることなく、“Ｌ”レベルのままとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオン状態となり、トランジスタＴｒ４及びＴｒ６はオフ状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ１と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ７はオフ状態となり、トランジスタＴｒ８はオン状態となる。ノードＶＴＨＩＲＤは、パッドＰ２と電気的に接続され、“Ｌ”レベルとなる。

ここで、上述の通り、トランジスタＴｒ１２Ｂは、トランジスタＴｒ９よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ９がオン状態となる前に、トランジスタＴｒ１２Ｂがオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＶＦＯＵＲＴＨがトランジスタＴｒ９を介してパッドＰ１に電気的に接続する前に、ノードＶＰＤがトランジスタＴｒ１２Ｂを介してパッドＰ１に電気的に接続されてトランジスタＴｒ１１Ｂをオン状態にする。これにより、ノードＶＦＯＵＲＴＨは、抵抗Ｒ４Ｂのみならず、トランジスタＴｒ１１Ｂ及び抵抗Ｒ３Ｂを介してパッドＰ２に電気的に接続され、“Ｌ”レベルに維持される。なお、トランジスタＴｒ１５〜１８は、トランジスタＴｒ９と同様、高速に動作しないため、時刻ｔ２１においては、ノードＶＦＩＦＴＨ及びＧＩＮをパッドＰ１に電気的に接続しない。このため、ノードＶＦＩＦＴＨ及びＧＩＮは、“Ｌ”レベルに維持される。

また、時刻ｔ２２に達するまでは、トランジスタＴｒ９がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＶＦＯＵＲＴＨは、トランジスタＴｒ９のインピーダンスと、抵抗Ｒ３Ｂ及びトランジスタＴｒ１１Ｂの合成インピーダンスとの大小関係に基づき、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

これに伴い、トランジスタＴｒ１５及びＴｒ１６がそれぞれオン状態及びオフ状態となり、ノードＶＦＩＦＴＨが“Ｈ”レベルとなる。なお、時刻ｔ２１から時刻ｔ２２の間は、パッドＰ１の電圧は十分に上昇していない状態であるため、ノードＶＦＩＦＴＨは、不定ともなり得る。

時刻ｔ２２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＶＦＯＵＲＴＨはパッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。これに伴い、トランジスタＴｒ１２Ｂ及びＴｒ１３Ｂがそれぞれオフ状態及びオン状態となり、ノードＶＰＤが“Ｌ”レベルとなる。また、トランジスタＴｒ１５はオフ状態となり、トランジスタＴｒ１６はオン状態となる。

ノードＶＦＩＦＴＨは、トランジスタＴｒ１６がオン状態となることによりパッドＰ２と電気的に接続され、引き続き“Ｌ”レベルとなる。そして、トランジスタＴｒ１７がオン状態となることにより、ノードＧＩＮは、トランジスタＴｒ１７を介してパッドＰ１と電気的に接続され、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１４はオン状態となり、オン電流Ｉｓが流れ始める。

時刻ｔ２３〜ｔ２４における動作は、図４において示された時刻ｔ３以降の動作と同様である。

すなわち、時刻ｔ２３において、ノードＶＲＣの電圧が“Ｈ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオフ状態となり、トランジスタＴｒ４及びＴｒ６がオフ状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｌ”レベルとなる。

時刻ｔ２４において、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８がオフ状態となる。これに伴い、ノードＶＦＢ及びＶＴＨＩＲＤの電圧は、“Ｈ”レベルとなる。

時刻ｔ２５において、トランジスタＴｒ９がオフ状態となり、トランジスタＴｒ１０がオン状態となる。これに伴い、ノードＶＦＯＵＲＴＨの電圧は、“Ｌ”レベルとなる。

時刻ｔ２６において、トランジスタＴｒ１５がオン状態となり、トランジスタＴｒ１６がオフ状態となる。これに伴い、ノードＶＦＢ２及びＶＦＩＦＴＨの電圧は、“Ｈ”レベルとなる。

時刻ｔ２７において、トランジスタＴｒ１７がオフ状態となり、トランジスタＴｒ１８がオン状態となる。これに伴い、トランジスタＴｒ１４がオフ状態となり、オン電流Ｉｓが停止する。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

３．３ 本実施形態に係る効果について
第３実施形態によれば、ＲＣＴＭＯＳ回路は、５段のインバータによって構成される。上述の通り、ＲＣＴＭＯＳ回路のインバータのサイズは、５段目（最終段）が最も大きい。一方、ＲＣタイマによって生じる緩やかな波形を急峻な波形に変換するため、１段目のインバータのサイズは、途中段（３段目）のインバータのサイズよりも、大きくなる。すなわち、トランジスタＴｒ３、Ｔｒ９、及びＴｒ１７のサイズを比較した場合、トランジスタＴｒ９のサイズは、トランジスタＴｒ３及びＴｒ１７のサイズよりも小さい。

第３実施形態によれば、トランジスタＴｒ１１Ｂ〜Ｔｒ１３Ｂ、並びに抵抗Ｒ３Ｂ及びＲ４Ｂは、ＲＣＴＭＯＳ回路の３段目のインバータと４段目のインバータとの間に設けられる。これにより、電圧Ｖｌｉｍ１の大きさは、抵抗Ｒ３Ｂ及びトランジスタＴｒ１１Ｂと、トランジスタＴｒ９との間のインピーダンスの大小関係によって決定される。このため、トランジスタＴｒ１１Ｂは、他の段のインバータ内のトランジスタ（例えばトランジスタＴｒ３又はＴｒ１７）との間のインピーダンスの大小関係に基づいて電圧Ｖｌｉｍ１を決定する場合よりも、小さいサイズで設けることができる。このため、電源保護回路２３の回路面積をより小さくすると共に、より小さい電力でトランジスタＴｒ１１Ｂを駆動させることができる。

４． 変形例
なお、上述の各実施形態にかかる半導体記憶装置は、上述の例に限らず、種々の変形が適用可能である。以下に示す各変形例は、上述の各実施形態のいずれかに適用した場合が一例として示される。しかしながら、以下に示す各変形例は、上述の各実施形態のいずれかに限らず、他の実施形態についても同様に適用することが可能であり、同様の効果を奏することができる。

４．１ 第１変形例
第３実施形態に示した例では、電源保護回路２３は、時刻ｔ２７においてノードＧＩＮの電圧が“Ｌ”レベルになった時点でオン電流Ｉｓが停止する場合について説明した。しかしながら、上述の例に限らず、電源保護回路２３は、時刻ｔ２７以降においてもオン電流Ｉｓを流すことができる構成を有していてもよい。以下の説明では、第３実施形態と同一の機能構成については説明を省略し、異なる機能構成について主に説明する。

図１０は、第１変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図である。図１０は、第３実施形態において説明した図８に対応する。図１０に示すように、電源保護回路２３は、トランジスタＴｒ１９及びＴｒ２０、並びにインバータＩＮＶを更に備えていてもよい。

トランジスタＴｒ１９は、パッドＰ２に接続された第１端と、抵抗Ｒ４Ｂの第１端に接続された第２端と、ノードＶＳＷに接続されたゲートと、を含む。トランジスタＴｒ２０は、パッドＰ２に接続された第１端と、抵抗Ｒ５の第１端に接続された第２端と、ノードＶＳＷに接続されたゲートと、を含む。インバータＩＮＶは、ノードＶＲＣに接続された入力端と、ノードＶＳＷに接続された出力端と、を含む。トランジスタＴｒ１９及びＴｒ２０は、例えば、ｎチャネルの極性を有する。

トランジスタＴｒ１９及びＴｒ２０はそれぞれ、ノードＶＦＯＵＲＴＨ及びＧＩＮがパッドＰ２によって“Ｌ”レベルにプルダウンされる機能をオンオフするためのスイッチとして機能する。インバータＩＮＶは、トランジスタＴｒ１９及びＴｒ２０のスイッチ機能のオンオフを切り替えるためのトリガとして機能する。なお、トランジスタＴｒ１９及び抵抗Ｒ４Ｂ、並びにトランジスタＴｒ２０及び抵抗Ｒ６はそれぞれ、パッドＰ２とノードＶＦＯＵＲＴＨ、及びパッドＰ２とノードＧＩＮとの間に直列に接続されていればよく、接続の順番は図１０の例に限られない。

図１１は、第１変形例に係る半導体記憶装置の電源保護回路の動作を説明するためのタイミングチャートである。図１１は、第３実施形態において説明した図９に対応する。図１１の例では、時刻ｔ２４以降の或る時刻ｔ２８の時点で、パッドＰ１の電圧が電圧Ｖｌｉｍ２に達する場合について説明する。電圧Ｖｌｉｍ２は、電源保護回路２３内のトランジスタＴｒ１〜Ｔｒ１０、Ｔｒ１１Ｂ〜Ｔｒ１３Ｂ、及びＴｒ１５〜Ｔｒ１８が動作し得る電圧の下限値である。以下では、図９と異なる動作について主に説明する。

図１１に示すように、時刻ｔ２１において、ノードＶＲＣが“Ｌ”レベルであることに伴い、インバータＩＮＶに“Ｌ”レベルが入力される。このため、インバータＩＮＶは、ノードＶＳＷに“Ｈ”レベルを出力する。トランジスタＴｒ１９及びＴｒ２０は、オン状態となり、ノードＶＦＯＵＲＴＨ及びＧＩＮは、パッドＰ２に電気的に接続される。これにより、ノードＶＦＯＵＲＴＨ及びＧＩＮは、時刻ｔ２１から時刻ｔ２２の間において、図９の例と同様に、“Ｌ”レベルに維持される。

時刻ｔ２８において、パッドＰ１の電圧が電圧Ｖｌｉｍ２まで低下することに伴い、トランジスタＴｒ１〜Ｔｒ１０、Ｔｒ１１Ｂ〜Ｔｒ１３Ｂ、及びＴｒ１５〜Ｔｒ１８が動作できなくなり、全てオフ状態となる。このため、ノードＶＳＥＣＯＮＤ、ＶＦＢ及びＶＴＨＩＲＤ、ＶＦＯＵＲＴＨ、ＶＦＢ２及びＶＦＩＦＴＨ、ＧＩＮ、ＶＰＤ、並びにＶＳＷは、いずれもフローティング状態となる。なお、ノードＧＩＮは、“Ｈ”レベルの状態からフローティング状態となる。このため、トランジスタＴｒ１４は、時刻ｔ２８以降についても引き続きオン状態を維持し、オン電流Ｉｓを流し続けることができる。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

本変形例に係る効果について、図１２を用いて説明する。図１２は、比較例に係る電源保護回路の動作を説明するためのタイミングチャートである。図１２は、第３実施形態において説明した図９に対応する。図１２では、時刻ｔ２８において、いまだオン電流Ｉｓが多く流れていたために、急激にオン電流Ｉｓが低下する場合が示される。

図１２に示すように、時刻ｔ２８において、ノードＧＩＮは、パッドＰ１から電気的に切断されることにより、抵抗Ｒ６を介してパッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。このため、トランジスタＴｒ１４はオフ状態となり、オン電流Ｉｓが急激に低下する。このような場合、オン電流ＩｓのパッドＰ１からパッドＰ２への電流経路が絶たれてしまうことにより、パッドＰ１の電圧がリバウンドし得る。リバウンドによってパッドＰ１の電圧が上昇してしまうことは、インタフェース回路２２以降の内部の回路を損傷させる可能性を高め得るため、望ましくない。

本変形例によれば、トランジスタＴｒ１９及びＴｒ２０は、時刻ｔ２３において、ノードＶＦＯＵＲＴＨ及びＧＩＮをパッドＰ２から切断する。これにより、時刻ｔ２８において、ノードＶＦＯＵＲＴＨ及びＧＩＮがパッドＰ２によって“Ｌ”レベルにプルダウンされることを抑制する。このため、トランジスタＴｒ１４は、パッドＰ１の電圧が電圧Ｖｌｉｍ２を下回った後においても、オン状態を維持することができる。したがって、オン電流Ｉｓが急激に低下することを抑制することができ、ひいては、サージから半導体記憶装置２０内の回路を保護することができる。

また、トランジスタＴｒ１９及びＴｒ２０の各々のゲートは、インバータＩＮＶの出力端に接続される。このため、時刻ｔ２１において、トランジスタＴｒ１９及びＴｒ２０は、オン状態となることができる。これにより、サージが発生した直後においては、ノードＶＦＯＵＲＴＨ及びＧＩＮがフローティング状態になることなく、“Ｌ”レベルに維持することができる。したがって、トランジスタＴｒ１４が意図せずオン状態となることを抑制することができ、ひいては、半導体記憶装置２０内の回路を適切に保護することができる。

また、ノードＶＳＷとノードＶＲＣとの間は、１つのインバータＩＮＶを介して接続される。一方、ノードＶＦＯＵＲＴＨ及びＧＩＮとノードＶＲＣとの間は、１つより多いインバータＩＮＶを介して接続される。すなわち、ノードＶＳＷには、ノードＶＲＣに基づく信号が、ノードＶＦＯＵＲＴＨ及びＧＩＮよりも高速に伝達される。このため、ノードＶＳＷの電圧は、サージの発生直後ではトランジスタＴｒ１９及びＴｒ２０をオン状態にしつつ、時刻ｔ２３に（時刻ｔ２８に至る前に）、確実にトランジスタＴｒ１９及びＴｒ２０をオフ状態に切り替えることができる。

また、インバータＩＮＶは、ノードＶＲＣに接続される。これにより、インバータＩＮＶは、新たなＲＣタイマを用意することなく動作することができる。したがって、回路面積の増加を抑制することができる。

４．２ 第２変形例
また、上述の各実施形態では、電圧Ｖｌｉｍ１の大きさは、１つのトランジスタのインピーダンスと、１つの抵抗及び１つのトランジスタの合成インピーダンスとの大小関係に応じて決定される場合について説明したが、これに限られない。例えば、電圧Ｖｌｉｍ１の大きさは、１つのトランジスタ及び１つの抵抗の合成インピーダンスと、１つの抵抗及び１つのトランジスタの合成インピーダンスとの大小関係に応じて決定されてもよい。以下の説明では、第３実施形態と同一の機能構成については説明を省略し、異なる機能構成について主に説明する。

図１３は、第２変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図である。図１３は、第３実施形態において説明した図８に対応する。図１３に示すように、電源保護回路２３は、抵抗Ｒ７を更に備えていてもよい。

トランジスタＴｒ９は、第２端が抵抗Ｒ７の第１端に接続される。抵抗Ｒ７は、第２端がノードＶＦＯＵＲＴＨに接続される。抵抗Ｒ７は、抵抗Ｒ３Ｂの製造誤差を補償する機能を有し、抵抗Ｒ３Ｂと異なる抵抗値を有する。なお、トランジスタＴｒ９及び抵抗Ｒ７は、パッドＰ１とノードＶＦＯＵＲＴＨとの間に直列に接続されていればよく、接続の順番は図１３の例に限られない。

以上のように構成することにより奏される効果について、以下に説明する。

抵抗３Ｂは、製造誤差によるばらつきを有し得る。このため、電圧Ｖｌｉｍ１は、抵抗３Ｂが有する製造誤差に応じて変動し得る。

第２変形例では、ノードＶＦＯＵＲＴＨとパッドＰ２との間にトランジスタＴｒ１１Ｂ及び抵抗Ｒ３Ｂが設けられるのに対し、ノードＶＦＯＵＲＴＨとパッドＰ１との間にトランジスタＴｒ９及び抵抗Ｒ７が設けられる。抵抗Ｒ３Ｂ及びＲ７は、例えば、同一の製造プロセスにおいて設けられるため、抵抗Ｒ３Ｂに製造誤差が発生した場合、抵抗Ｒ７にも同様の製造誤差が発生する。このため、ノードＶＦＯＵＲＴＨとパッドＰ１間の合成インピーダンスとノードＶＦＯＵＲＴＨとパッドＰ２間の合成インピーダンスとの大小関係において、抵抗Ｒ３Ｂに発生する製造誤差と、抵抗Ｒ７に発生する製造誤差と、が相殺する。このため、電圧Ｖｌｉｍ１をより精度よく決定することができる。

４．３ 第３変形例
また、上述の各実施形態では、トランジスタＴｒ１１〜Ｔｒ１３、並びに抵抗Ｒ３及びＲ４は、中間ノードとパッドＰ２との間に設けられる場合について説明したが、これに限られない。例えば、トランジスタＴｒ１１〜Ｔｒ１３、並びに抵抗Ｒ３及びＲ４は、中間ノードとパッドＰ１との間に設けられてもよい。以下の説明では、第１実施形態と同一の機能構成については説明を省略し、異なる機能構成について主に説明する。

図１４は、第３変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図である。図１４に示すように、電源保護回路２３は、トランジスタＴｒ１１〜Ｔｒ１３、並びに抵抗Ｒ３及びＲ４に代えて、トランジスタＴｒ１１Ｃ〜Ｔｒ１３Ｃ、並びに抵抗Ｒ３Ｃ及びＲ４Ｃを備える。トランジスタＴｒ１１Ｃ及びＴｒ１２Ｃは、例えば、ｐチャネルの極性を有する。トランジスタＴｒ１３Ｃは、例えば、ｎチャネルの極性を有する。

トランジスタＴｒ１１Ｃは、パッドＰ１に接続された第１端と、抵抗Ｒ３Ｃの第１端に接続された第２端と、ノードＶＰＤに接続されたゲートと、を含む。抵抗Ｒ３Ｃは、ノードＶＴＨＩＲＤに接続された第２端を含む。なお、トランジスタＴｒ１１Ｃ及び抵抗Ｒ３Ｃは、パッドＰ１とノードＶＴＨＩＲＤとの間に直列に接続されていればよく、接続の順番は図１４の例に限られない。

パッドＰ１及びＰ２がトランジスタＴｒ１１Ｃ、抵抗Ｒ３Ｃ、及びトランジスタＴｒ８を介して電気的に接続される場合、ノードＶＴＨＩＲＤの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされるか、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。

トランジスタＴｒ１１Ｃのサイズは、例えば、トランジスタＴｒ８と異なるサイズを有する。これにより、トランジスタＴｒ１１Ｃ、抵抗Ｒ３Ｃ、及びトランジスタＴｒ８は、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１以上の場合、ノードＶＴＨＩＲＤの電圧がパッドＰ２の電圧によって“Ｌ”レベルにプルダウンし、電圧Ｖｌｉｍ１未満の場合、パッドＰ１の電圧によって“Ｈ”レベルにプルアップするように設計される。

なお、図１４の例では、例えば、トランジスタＴｒ８がトランジスタＴｒ１１Ｃとの関係でプルダウンする機能が無視できる程度に、トランジスタＴｒ１１Ｃのサイズが小さく設定されてもよい。この場合、ノードＶＴＨＩＲＤの電圧は、トランジスタＴｒ８及び抵抗Ｒ３Ｃの間のインピーダンスの関係によって決定される。

トランジスタＴｒ１２Ｃは、パッドＰ１に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＴＨＩＲＤに接続されたゲートと、を含む。トランジスタＴｒ１３Ｃは、パッドＰ２に接続された第１端と、ノードＶＰＤに接続された第２端と、ノードＶＴＨＩＲＤにゲートと、を含む。トランジスタＴｒ１２Ｃ及びＴｒ１３Ｃは、ノードＶＴＨＩＲＤの電圧を入力として、当該入力と反転した論理レベルを有する電圧をノードＶＰＤに出力する、インバータとして機能する。

抵抗Ｒ４Ｃは、パッドＰ１に接続された第１端と、ノードＶＴＨＩＲＤに接続された第２端とを含む。抵抗Ｒ４Ｃは、パッドＰ１とノードＶＴＨＩＲＤとの間においてトランジスタＴｒ１１Ｃ及び抵抗Ｒ３Ｃと並列に接続される。抵抗Ｒ４Ｃは、抵抗値が他の抵抗Ｒ１、Ｒ２、及びＲ３Ｃよりも大きい。抵抗Ｒ４Ｃは、ノードＶＴＨＩＲＤがパッドＰ２と電気的に接続されない状態において、ノードＶＴＨＩＲＤの電圧をパッドＰ１の電圧によって“Ｈ”レベルにプルアップし得る。一方、上述の通り、抵抗Ｒ４Ｃは、他の抵抗Ｒ１、Ｒ２、及びＲ３Ｃよりも大きい抵抗値を有するため、ノードＶＴＨＩＲＤがパッドＰ２と電気的に接続された状態では、ノードＶＴＨＩＲＤの電圧をパッドＰ１の電圧によって“Ｈ”レベルにプルアップする効果にはほとんど寄与しない。

なお、トランジスタＴｒ１３Ｃは、他のトランジスタＴｒ４〜Ｔｒ６、Ｔｒ８、及びＴｒ１０よりも閾値電圧が低く設定される。このため、トランジスタＴｒ１３Ｃは、これらのトランジスタよりも高速に動作する。

図１５は、第３変形例に係る半導体記憶装置の電源保護回路の動作を示すタイミングチャートである。図１５は、第１実施形態において説明した図４に対応する。

図１５に示すように、時刻ｔ３１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、パッドＰ１と同時に立ち上がることなく、“Ｌ”レベルのままとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオン状態となり、トランジスタＴｒ４及びＴｒ６はオフ状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ１と電気的に接続され、“Ｈ”レベルとなる。

ここで、上述の通り、トランジスタＴｒ１３Ｃは、トランジスタＴｒ８よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ８がオン状態となる前に、トランジスタＴｒ１３Ｃがオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＶＴＨＩＲＤがトランジスタＴｒ８を介してパッドＰ２に電気的に接続される前に、ノードＶＰＤがトランジスタＴｒ１３Ｃを介してパッドＰ２に電気的に接続されてトランジスタＴｒ１１Ｃをオン状態にする。これにより、ノードＶＴＨＩＲＤは、抵抗Ｒ４Ｃのみならず、トランジスタＴｒ１１Ｃ及び抵抗Ｒ３Ｃを介してパッドＰ１に電気的に接続され、“Ｈ”レベルとなる。

また、時刻ｔ３２に達するまでは、トランジスタＴｒ８がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＶＴＨＩＲＤは、トランジスタＴｒ８のインピーダンスと、抵抗Ｒ３Ｃ及びトランジスタＴｒ１１Ｃの合成インピーダンスとの大小関係に基づき、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。なお、時刻ｔ３１から時刻ｔ３２の間は、パッドＰ１の電圧は十分に上昇していない状態であるため、ノードＶＴＨＩＲＤは、不定ともなり得る。いずれにしても、時刻ｔ３１から時刻ｔ３２までの間、トランジスタＴｒ９は、オフ状態のままとなる。

時刻ｔ３２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＶＴＨＩＲＤは、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。これに伴い、トランジスタＴｒ１２Ｃ及びＴｒ１３Ｃがそれぞれオン状態及びオフ状態となり、ノードＶＰＤが“Ｈ”レベルとなる。また、トランジスタＴｒ９及びＴｒ１０がそれぞれオン状態及びオフ状態となり、ノードＧＩＮが“Ｈ”レベルとなる。これに伴い、オン電流Ｉｓが流れ始める。

時刻ｔ３３において、ノードＶＲＣの電圧が“Ｈ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオフ状態となり、トランジスタＴｒ４及びＴｒ６がオン状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｌ”レベルとなる。なお、１段目のインバータの動作と２段目のインバータの動作との間には時間差が生じるため、時刻ｔ３３ではノードＶＦＢ及びＶＴＨＩＲＤの電圧は“Ｌ”レベルのままである。

時刻ｔ３４において、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８がオフ状態となる。これに伴い、ノードＶＦＢ及びＶＴＨＩＲＤの電圧は、“Ｈ”レベルとなる。トランジスタＴｒ１２Ｃ及びＴｒ１３Ｃはそれぞれオフ状態及びオン状態となり、ノードＶＰＤは“Ｌ”レベルとなる。なお、２段目のインバータの動作と３段目のインバータの動作との間には時間差が生じるため、時刻ｔ３４ではノードＧＩＮの電圧は“Ｈ”レベルのままである。

時刻ｔ３５において、トランジスタＴｒ９がオフ状態となり、トランジスタＴｒ１０がオン状態となる。これに伴い、ノードＧＩＮの電圧は、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１４がオフ状態となり、オン電流Ｉｓが停止する。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

一方、パッドＰ１に通常の電源電圧が印加された場合では、時刻ｔ３２においてパッドＰ１の電圧がＶｌｉｍ１に達していないため、ノードＶＴＨＩＲＤの電圧は、パッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。このため、ノードＶＴＨＩＲＤの電圧は“Ｈ”レベルに維持され、オン電流Ｉｓは流れない。

以上のように動作することにより、トランジスタＴｒ１１Ｃ〜Ｔｒ１３Ｃ、並びに抵抗Ｒ３Ｃ及びＲ４Ｃが中間ノードとパッドＰ１との間に設けられる場合においても、サージ発生時にはオン電流Ｉｓを流し、通常の電源投入時にはオン電流Ｉｓを流さないように動作することができる。したがって、第１実施形態と同様の効果を奏することができる。

４．４ 第４変形例
また、電源保護回路２３は、パッドＰ１及びＰ２に対して、ＲＣタイマが上述の各実施形態とは逆方向となるように設けられてもよい。

図１６は、第４変形例に係る半導体記憶装置の電源保護回路の構成を示す回路図である。図１６では、第１実施形態において示された電源保護回路２３について、抵抗Ｒ１及びキャパシタＣ１に代えて、キャパシタＣ１Ｄ及び抵抗Ｒ１Ｄが用いられると共に、トランジスタＴｒ９及びＴｒ１０が除かれる。

図１６に示すように、キャパシタＣ１Ｄは、パッドＰ１に接続された第１端と、ノードＶＲＣに接続された第２端とを含む。抵抗Ｒ１Ｄは、パッドＰ２に接続された第１端と、ノードＶＲＣに接続された第２端とを含む。

なお、トランジスタＴｒ１４のゲートは、ノードＧＩＮを介して、２段目のインバータとしてのトランジスタＴｒ７及びＴｒ８の出力ノードであるノードＶＦＢに電気的に接続される。

図１７は、第４変形例に係る半導体記憶装置の電源保護回路の動作を示すタイミングチャートである。

図１７に示すように、時刻ｔ４１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、パッドＰ１の電圧上昇に追従し、“Ｈ”レベルとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオフ状態となり、トランジスタＴｒ４及びＴｒ６はオン状態となる。ノードＶＳＥＣＯＮＤは、パッドＰ２と電気的に接続され、“Ｌ”レベルとなる。なお、ノードＶＲＣの電圧は、ＲＣタイマの時定数に応じて、徐々に低下していく。

ここで、上述の通り、トランジスタＴｒ１２は、トランジスタＴｒ７よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ７がオン状態となる前に、トランジスタＴｒ１２がオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＧＩＮがトランジスタＴｒ７を介してパッドＰ１に電気的に接続される前に、ノードＶＰＤがトランジスタＴｒ１２を介してパッドＰ１に電気的に接続されてトランジスタＴｒ１１をオン状態にする。これにより、ノードＧＩＮは、抵抗Ｒ４のみならず、トランジスタＴｒ１１及び抵抗Ｒ３を介してパッドＰ２に電気的に接続され、“Ｌ”レベルに維持される。

また、時刻ｔ４２に達するまでは、トランジスタＴｒ７がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＧＩＮは、トランジスタＴｒ７のインピーダンスと、抵抗Ｒ３及びトランジスタＴｒ１１の合成インピーダンスとの大小関係に基づき、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。したがって、時刻ｔ４１から時刻ｔ４２までの間、トランジスタＴｒ１４は、オフ状態のままとなる。

時刻ｔ４２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＧＩＮはパッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。これに伴い、トランジスタＴｒ１２及びＴｒ１３がそれぞれオフ状態及びオン状態となり、ノードＶＰＤが“Ｌ”レベルとなる。また、トランジスタＴｒ１４がオン状態となり、オン電流Ｉｓが流れ始める。

時刻ｔ４３において、ノードＶＲＣの電圧が“Ｌ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオン状態となり、トランジスタＴｒ４及びＴｒ６がオフ状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｈ”レベルとなる。なお、１段目のインバータの動作と２段目のインバータの動作との間には時間差が生じるため、時刻ｔ４３ではノードＶＦＢ及びＧＩＮの電圧は“Ｈ”レベルのままである。

時刻ｔ４４において、トランジスタＴｒ７がオフ状態となり、トランジスタＴｒ８がオン状態となる。これに伴い、ノードＶＦＢ及びＧＩＮの電圧は、“Ｌ”レベルとなり、トランジスタＴｒ１４がオフ状態となる。したがって、オン電流Ｉｓが停止する。

以上のように動作することにより、電源保護回路２３は、ＲＣタイマを逆向きにした場合においても、サージの印加に応じてオン電流Ｉｓを流した後、停止する。

一方、パッドＰ１に通常の電源電圧が印加された場合では、時刻ｔ４２においてノードＧＩＮの電圧がパッドＰ２によって“Ｌ”レベルにプルダウンされるため、オン電流Ｉｓは流れない。

このように、ＲＣタイマを逆方向に取付けた場合においても、サージ発生時にはオン電流Ｉｓを流し、通常の電源投入時にはオン電流Ｉｓを流さないように動作することができる。したがって、第１実施形態と同様の効果を奏することができる。

４．５ 第５変形例
また、電源保護回路２３は、オン電流Ｉｓを流すトランジスタＴｒ１４がｎチャネルの極性を有する場合に限らず、ｐチャネルの極性を有していてもよい。

図１８は、第５変形例に係る半導体記憶装置の電源保護回路の構成を示す回路図である。図１８では、第１実施形態において示された電源保護回路２３について、トランジスタＴｒ１４に代えて、トランジスタＴｒ１４Ｅが用いられると共に、トランジスタＴｒ９及びＴｒ１０が除かれる例が示される。

図１８に示すように、トランジスタＴｒ１４Ｅは、ｐチャネルの極性を有する。トランジスタＴｒ１４Ｅは、パッドＰ１に接続された第１端と、パッドＰ２に接続された第２端と、ノードＧＩＮに接続されたゲートと、を含む。

なお、トランジスタＴｒ１４Ｅのゲートは、ノードＧＩＮを介して、２段目のインバータとしてのトランジスタＴｒ７及びＴｒ８の出力ノードであるノードＶＦＢに電気的に接続される。

図１９は、第５変形例に係る半導体記憶装置の電源保護回路の動作を示すタイミングチャートである。

図１９に示すように、時刻ｔ５１において、パッドＰ１にサージが印加される。これに伴い、パッドＰ１の電圧は急峻に立ち上がる。

ノードＶＲＣは、キャパシタＣ１の電荷が十分に充電されるにしたがって徐々に電圧が上昇し始める。このため、ノードＶＲＣは、パッドＰ１と同時に立ち上がることなく、“Ｌ”レベルのままとなる。これに伴い、トランジスタＴｒ１及びＴｒ３はオン状態となり、トランジスタＴｒ４及びＴｒ６はオフ状態となる。

ここで、上述の通り、トランジスタＴｒ１２は、トランジスタＴｒ１及びＴｒ３よりも高速に動作する。このため、パッドＰ１の電圧上昇に伴い、トランジスタＴｒ１及びＴｒ３がオン状態となる前に、トランジスタＴｒ１２がオン状態となり、ノードＶＰＤが“Ｈ”レベルとなる。すなわち、ノードＶＳＥＣＯＮＤがトランジスタＴｒ１及びＴｒ３を介してパッドＰ１に電気的に接続される前に、ノードＶＰＤがトランジスタＴｒ１２を介してパッドＰ１に電気的に接続されてトランジスタＴｒ１１をオン状態にする。これにより、ノードＶＳＥＣＯＮＤは、抵抗Ｒ４のみならず、トランジスタＴｒ１１及び抵抗Ｒ３を介してパッドＰ２に電気的に接続され、“Ｌ”レベルに維持される。

また、時刻ｔ５２に達するまでは、トランジスタＴｒ１及びＴｒ３がオン状態となった後においても、パッドＰ１の電圧が電圧Ｖｌｉｍに達していない。このため、ノードＶＳＥＣＯＮＤは、トランジスタＴｒ１及びＴｒ３の合成インピーダンスと、抵抗Ｒ３及びトランジスタＴｒ１１の合成インピーダンスとの大小関係に基づき、パッドＰ２の電圧によって“Ｌ”レベルにプルダウンされる。したがって、時刻ｔ５１から時刻ｔ５２までの間、トランジスタＴｒ７はオン状態となることによってノードＶＦＢ及びＧＩＮは“Ｈ”レベルとなる。なお、時刻ｔ５１から時刻ｔ５２の間は、パッドＰ１の電圧は十分に上昇していない状態であるため、ノードＧＩＮは、不定ともなり得る。いずれにしても、トランジスタＴｒ１４Ｅは、オフ状態のままとなる。

時刻ｔ５２において、パッドＰ１の電圧は、電圧Ｖｌｉｍ１に達する。このため、ノードＶＳＥＣＯＮＤはパッドＰ１の電圧によって“Ｈ”レベルにプルアップされる。これに伴い、トランジスタＴｒ１２及びＴｒ１３がそれぞれオフ状態及びオン状態となり、ノードＶＰＤが“Ｌ”レベルとなる。また、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８はオン状態となる。

ノードＧＩＮは、パッドＰ２と電気的に接続され、“Ｌ”レベルとなる。これに伴い、トランジスタＴｒ１４Ｅはオン状態となり、オン電流Ｉｓが流れ始める。

時刻ｔ５３において、ノードＶＲＣの電圧が“Ｈ”レベルに達すると、トランジスタＴｒ１及びＴｒ３がオフ状態となり、トランジスタＴｒ４及びＴｒ６がオン状態となる。これに伴い、ノードＶＳＥＣＯＮＤは“Ｌ”レベルとなる。なお、１段目のインバータの動作と２段目のインバータの動作との間には時間差が生じるため、時刻ｔ５３ではノードＶＦＢ及びＧＩＮの電圧は“Ｌ”レベルのままである。

時刻ｔ５４において、トランジスタＴｒ７がオン状態となり、トランジスタＴｒ８がオフ状態となる。これに伴い、ノードＶＦＢ及びＧＩＮの電圧は、“Ｈ”レベルとなる。トランジスタＴｒ１４Ｅは、オフ状態となり、オン電流Ｉｓが停止する。

以上で、サージが印加された際における電源保護回路２３の動作が終了する。

一方、パッドＰ１に通常の電源電圧が印加された場合では、ノードＶＳＥＣＯＮＤは、パッドＰ２によって“Ｌ”レベルにプルダウンされ、時刻ｔ５２以降も“Ｌ”レベルに維持される。これにより、ノードＧＩＮの電圧は“Ｈ”レベルに維持され、オン電流Ｉｓは流れない。

このように、オン電流Ｉｓを流すトランジスタの極性をｐチャネルにした場合においても、サージ発生時にはオン電流Ｉｓを流し、通常の電源投入時にはオン電流Ｉｓを流さないように動作することができる。したがって、第１実施形態と同様の効果を奏することができる。

４．６ 第６変形例
また、電源保護回路２３は、トリガ回路としてＲＣ時定数によるタイマ機能を有するもの限らず、タイマ機能を有さないその他のトリガ回路を備えていてもよい。図２０、図２１、及び図２２は、第６変形例に係る半導体記憶装置の電源保護回路の構成を示す回路図である。

図２０では、キャパシタＣ１に代えて、直列に接続された複数のダイオードＤ１が用いられる例が示される。図２０に示すように、複数のダイオードＤ１は、ノードＶＲＣに接続された入力端（アノード）と、パッドＰ２に接続された出力端（カソード）と、を含む。複数のダイオードＤ１は、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１に達した場合、オン状態となるように設定される。

このように構成することにより、ノードＶＲＣの電圧は、複数のダイオードＤ１がオン状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、第１実施形態と同様にオン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、複数のダイオードＤ１はオフ状態となる。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＶＲＣの電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。

図２１では、キャパシタＣ１に代えて、ツェナダイオードＤ２が用いられる例が示される。図２１に示すように、ツェナダイオードＤ２は、ノードＶＲＣに接続された入力端（カソード）と、パッドＰ２に接続された出力端（アノード）と、を含む。ツェナダイオードＤ２は、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１に達した場合、降伏状態となるように設定される。

このように構成することにより、ノードＶＲＣの電圧は、ツェナダイオードＤ２が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、第１実施形態と同様にオン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、ツェナダイオードＤ２は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＶＲＣの電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。

図２２では、キャパシタＣ１に代えて、トランジスタＴｒ２１及び抵抗Ｒ８が用いられる例が示される。図２２に示すように、トランジスタＴｒ２１は、ノードＶＲＣに接続された第１端と、パッドＰ２に接続された第２端と、を含む。抵抗Ｒ８は、トランジスタＴｒ２１のゲートに接続された第１端と、パッドＰ２に接続された第２端と、を含む。トランジスタＴｒ２１は、図２１におけるツェナダイオードＤ２と同様、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１に達した場合、降伏状態となるように設定される。

このように構成することにより、ノードＶＲＣの電圧は、トランジスタＴｒ２１が降伏状態となると、抵抗Ｒ１に生じる電圧降下によって低下し、“Ｌ”レベルとなる。これにより、トランジスタＴｒ２及びＴｒ３をオン状態にさせ、第１実施形態と同様にオン電流Ｉｓを流すことができる。また、パッドＰ１の電圧が通常の動作範囲に戻ると、トランジスタＴｒ２１は降伏状態から回復する。このため、抵抗Ｒ１に生じる電圧降下はほぼなくなり、ノードＶＲＣの電圧は、“Ｈ”レベルとなる。これにより、オン電流Ｉｓを停止させることができる。

４．７ 第７変形例
また、電源保護回路２３は、上述の各実施形態におけるトランジスタＴｒ１１〜Ｔｒ１３のように、パッドＰ１の電圧に応じて、トランジスタＴｒ１４のゲートへの入力信号を制御する方式に限られない。例えば、電源保護回路２３は、パッドＰ１の電圧に応じて、トランジスタＴｒ１４の電流経路に設けられたスイッチを切り替えてもよい。

図２３は、第７変形例に係る半導体記憶装置の電源保護回路の構成を説明するためのブロック図である。図２３は、第１実施形態において説明した図２に対応する。

図２３に示すように、電流抑制回路２３３は、電源保護素子２３１の第２端に接続された第１端と、パッドＰ２に接続された第２端と、電源電圧検出回路２３２に接続された入力端と、を含むスイッチを含む。以上のような構成にすることにより、電流抑制回路２３３は、ノードＧＩＮを介して電源保護素子２３１に入力される制御信号ではなく、オン電流Ｉｓの電流経路のオンオフを制御することが出来る。

上述の電源保護回路２３の具体的な回路構成例について、図２４を用いて説明する。

図２４は、第７変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図である。図２４に示すように、電源保護回路２３は、トランジスタＴｒ１１〜Ｔｒ１３、及び抵抗Ｒ３に代えて、抵抗Ｒ９、Ｒ１０、Ｒ１１、及びＲ１２、ダイオードＤ３、コンパレータＣＯＭＰ、及びトランジスタＴｒ２２を備えている。抵抗Ｒ９〜Ｒ１２、ダイオードＤ３、及びコンパレータＣＯＭＰは、電源電圧検出回路２３２として機能し、トランジスタＴｒ２２は、電流抑制回路２３３として機能する。

抵抗Ｒ９は、パッドＰ１に接続された第１端と、ノードＮ１に接続された第２端とを含む。抵抗Ｒ１０は、パッドＰ２に接続された第１端と、ノードＮ１に接続された第２端とを含む。

抵抗Ｒ１１は、パッドＰ１に接続された第１端と、ノードＮ２に接続された第２端とを含む。抵抗Ｒ１２は、ノードＮ２に接続された第１端を含む。ダイオードＤ３は、抵抗Ｒ１１の第２端に接続された入力端（アノード）と、パッドＰ２に接続された出力端（カソード）と、を含む。

コンパレータＣＯＭＰは、ノードＮ１に接続された第１入力端と、ノードＮ２に接続された第２入力端と、トランジスタＴｒ２２のゲートに接続された出力端と、を含む。

トランジスタＴｒ２２は、パッドＰ２に接続された第１端と、トランジスタＴｒ１４の第２端に接続された第２端と、を含む。

抵抗Ｒ９及びＲ１０は、パッドＰ１の電圧の大きさに応じて変化する電圧値（変動電圧Ａ）をコンパレータＣＯＭＰの第１入力端に入力する。一方、抵抗Ｒ１１及びＲ１２は、パッドＰ１の電圧の大きさに依らずに一定の電圧値（定電圧Ｂ）をコンパレータＣＯＭＰの第２入力端に入力する。コンパレータＣＯＭＰは、変動電圧Ａと定電圧Ｂの大きさを比較し、その大小関係に応じてトランジスタＴｒ２２のゲートに“Ｈ”レベル又は“Ｌ”レベルの信号を出力する。コンパレータＣＯＭＰは、例えば、変動電圧Ａが定電圧Ｂよりも大きい場合、“Ｈ”レベルを出力してトランジスタＴｒ２２をオン状態にし、変動電圧Ａが定電圧Ｂよりも小さい場合、“Ｌ”レベルを出力してトランジスタＴｒ２２をオフ状態にする。

以上のように構成することにより、サージ発生時にはオン電流Ｉｓを流し、通常の電源投入時にはオン電流Ｉｓを流さないように動作することができる。具体的には、例えば、パッドＰ１の電圧が電圧Ｖｌｉｍ１に達すると、変動電圧Ａが定電圧Ｂを上回り、電圧Ｖｌｉｍ１に達しないと変動電圧Ａが定電圧Ｂを下回るように抵抗Ｒ９〜Ｒ１２及びダイオードＤ３が設計される。これにより、サージ発生時にはトランジスタＴｒ２２がオン状態となり、パッドＰ１からパッドＰ２へのオン電流Ｉｓの電流経路が開かれる。一方、通常の電源投入時にはトランジスタＴｒ２２がオフ状態となり、オン電流Ｉｓの電流経路が閉じる。このため、通常の電源投入時に流れるオン電流Ｉｓを低減することができる。

４．８ 第８変形例
また、電源保護回路２３は、上述の各実施形態のように、電源保護素子制御回路２３４を含む場合に限られない。例えば、電源保護回路２３は、電源保護素子制御回路２３４から制御信号を受けて動作するＲＣＴＭＯＳ回路のような電源保護素子２３１ではなく、電源保護素子制御回路２３４から制御信号を受けない電源保護素子２３１に対しても適用可能である。

図２５は、第８変形例に係る半導体記憶装置の電源保護回路の構成を説明するためのブロック図である。図２５は、第７変形例において説明した図２３に対応する。

図２５に示すように、電源保護回路２３は、電源保護素子制御回路２３４を含まない構成でもよい。この場合、電源保護素子２３１は、制御信号を入力されることなく、パッドＰ１からパッドＰ２へオン電流Ｉｓを流し得る。以上のような構成においても、電流抑制回路２３３は、オン電流Ｉｓの電流経路のオンオフを制御することが出来る。

上述の電源保護回路２３の具体的な回路構成例について、図２６を用いて説明する。

図２６は、第８変形例に係る半導体記憶装置の電源保護回路の構成を説明するための回路図である。図２６に示すように、電源保護回路２３は、抵抗Ｒ９、Ｒ１０、Ｒ１１、及びＲ１２、ダイオードＤ３及びＤ４、コンパレータＣＯＭＰ、並びにトランジスタＴｒ２２を備えている。

抵抗Ｒ９〜Ｒ１２、コンパレータＣＯＭＰ、及びダイオードＤ３が電源電圧検出回路２３２として機能すること、並びにトランジスタＴｒ２２が電流抑制回路２３３として機能することは、第７変形例と同様であるため、説明を省略する。

ダイオードＤ４は、パッドＰ１に接続された入力端と、トランジスタＴｒ２２の第２端に接続された出力端と、を含む。

以上のように構成することにより、サージ発生時にはオン電流Ｉｓを流し、通常の電源投入時にはオン電流Ｉｓを流さないように動作することができる。具体的には、例えば、サージ発生時にはトランジスタＴｒ２２がオン状態となり、パッドＰ１からパッドＰ２へのオン電流Ｉｓの電流経路が開かれる。一方、通常の電源投入時にはトランジスタＴｒ２２がオフ状態となり、オン電流Ｉｓの電流経路が閉じる。このため、通常の電源投入時に流れるオン電流Ｉｓを低減することができる。

５． その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１…メモリシステム、１０…コントローラ、１１…プロセッサ、１２…内蔵メモリ、１３…ＮＡＮＤインタフェース回路、１４…バッファメモリ、１５…ホストインタフェース回路、２０…半導体記憶装置、２１…パッド群、２２…インタフェース回路、２３…電源保護回路、２４…メモリコア、２５…シーケンサ、２３１…電源保護素子、２３２…電源電圧検出回路、２３３…電流抑制回路、２３４…電源保護素子制御回路。

Claims (8)

1. 第１電圧が供給された第１パッドと、
   前記第１電圧と異なる第２電圧が供給された第２パッドと、
   電源保護回路と、
   を備え、
   前記電源保護回路は、
   前記第１パッドに電気的に接続された第１端と、第１ノードに電気的に接続された第２端と、を含む第１トランジスタと、
   前記第２パッドに電気的に接続された第１端と、前記第１ノードに電気的に接続された第２端と、を含む第２トランジスタと、
   前記第２パッドに電気的に接続された第１端と、前記第１ノードに電気的に接続された第２端と、第２ノードに電気的に接続されたゲートと、を含み、前記第２トランジスタと異なるサイズを有する第３トランジスタと、
   前記第１パッドに電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、前記第１ノードに電気的に接続されたゲートと、を含む第４トランジスタと、
   前記第２パッドに電気的に接続された第１端と、前記第２ノードに電気的に接続された第２端と、前記第１ノードに電気的に接続されたゲートと、を含む第５トランジスタと、
   を含む、半導体記憶装置。
2. 前記第１トランジスタは、前記第２トランジスタ及び前記第３トランジスタと互いに異なる極性を有する、請求項１記載の半導体記憶装置。
3. 前記第４トランジスタは、前記第５トランジスタと互いに異なる極性を有する、請求項２記載の半導体記憶装置。
4. 前記第４トランジスタは、前記第１トランジスタよりも閾値電圧が低い、請求項１記載の半導体記憶装置。
5. 前記電源保護回路は、前記第２パッドと前記第１ノードとの間において、前記第３トランジスタと直列に電気的に接続された第１抵抗を更に含む、請求項１記載の半導体記憶装置。
6. 前記電源保護回路は、前記第１パッドと前記第１ノードとの間において、前記第１トランジスタと直列に電気的に接続された第２抵抗を更に含む、請求項５記載の半導体記憶装置。
7. 前記電源保護回路は、前記第２パッドと前記第１ノードとの間において、前記第１トランジスタと並列に電気的に接続された第３抵抗を更に含む、請求項１記載の半導体記憶装置。
8. 前記電源保護回路は、
   前記第１パッドと前記第２パッドとの間に電気的に接続され、第３ノードにトリガ信号を出力するトリガ回路と、
   前記第３ノードに電気的に接続された入力端を含むインバータと、
   前記第２パッドと前記第１ノードとの間において、前記第３抵抗と直列に電気的に接続され、前記インバータの出力端に電気的に接続されたゲートを含む第６トランジスタと、
   を更に含む、請求項７記載の半導体記憶装置。