KR101279186B1

KR101279186B1 - 반도체 장치

Info

Publication number: KR101279186B1
Application number: KR1020060084147A
Authority: KR
Inventors: 도시카즈 구로다; 히로카즈 하야시; 야스히로 후쿠다
Original assignee: 오끼 덴끼 고오교 가부시끼가이샤
Priority date: 2005-09-08
Filing date: 2006-09-01
Publication date: 2013-06-27
Also published as: US20070052033A1; US7723794B2; CN1929136A; KR20070029059A; JP2007073783A

Abstract

본 발명은 정전 서지로부터 유효하게 보호할 수 있고, 또한 보호 저항에 의한 전압 강하나 소비 전력을 억제할 수 있는 출력 회로를 갖는 반도체 장치를 제공한다.

반도체 장치의 출력 버퍼를 구성하는 보호 저항 (11) 과 NMOS (7) 대신에 소정의 저항값의 n (예컨대, 2) 배의 저항값을 갖는 보호 저항 (11x) (x 는 a, b) 와 소정의 게이트 폭의 1/n 의 게이트 폭을 갖는 NMOS (7x) 로 이루어지는 직렬 회로를, 출력 노드 (8) 와 접지 노드 (2) 사이에, n 조 병렬로 접속한다. 이것에 의해, 출력 패드 (8) 에 정전 서지가 인가되었을 때에 각 NMOS (7x) 에 흐르는 서지 전류는 분할하지 않은 경우의 1/n 이 되고 파괴 내량이 커진다. 또한, 출력 버퍼의 노드 (NO) 와 출력 패드 (8) 사이에 보호 저항을 넣을 필요가 없어지기 때문에, 보호 저항에 의한 전압 강하나 쓸데없는 소비 전력을 억제할 수 있다.

반도체 장치, 정전 서지, 보호 저항, 출력 버퍼, 파괴 내량

Description

반도체 장치{SEMICONDUCTOR DEVICE}

도 1 은 본 발명의 실시예를 도시하는 반도체 장치의 출력부의 회로도.

도 2 는 종래의 반도체 장치의 출력부의 회로도.

도 3 은 도 1 중의 출력 버퍼의 레이아웃도.

*도면의 주요부분에 대한 부호의 설명*

1 : 전원 패드 2 : 접지 패드

3 : 전원선 4 : 접지선

5 : 내부 회로 6, 22 : PMOS

7a, 7b, 15 : NMOS 8 : 출력 패드

11a, 11b : 보호 저항 20 : 전원간 보호 회로

21 : 사이리스터

[특허문헌 1] 일본 공개특허공보 2004-71991호

[특허문헌 2] 일본 공개특허공보 평8-330521호

[특허문헌 3] 일본 공개특허공보 평11-274404호

[특허문헌 4] 일본 특허 제3386042호 명세서

[특허문헌 5] 일본 특허 제3526853호 명세서

본 발명은 반도체 장치, 특히 고내압 MOS 트랜지스터의 EDS (Electro Static Discharge) 보호에 관한 것이다.

도 2 는 종래의 반도체 장치의 출력부의 회로도이다.

이 반도체 장치는 전원 패드 (1) 와 접지 패드 (2) 를 갖고, 이들 전원 패드 (1) 와 접지 패드 (2) 에 전원선 (3) 과 접지선 (4) 이 각각 접속되어 있다. 전원선 (3) 과 접지선 (4) 사이에는 논리 동작을 행하는 내부 회로 (5) 가 접속되고, 이 내부 회로 (5) 의 출력 신호 (S0) 가 출력 버퍼를 구성하는 P 채널 MOS 트랜지스터 (이하, 「PMOS」라 함) (6) 와 N 채널 MOS 트랜지스터 (이하, 「NMOS」 라 함) (7) 의 게이트에 접속되어 있다. PMOS (6) 와 NMOS (7) 는 인버터를 구성하고, 이들 PMOS (6) 와 NMOS (7) 의 소스는 각각 전원선 (3) 과 접지선 (4) 에 접속되어 있다. 한편, 출력 노드 (NO) 인 PMOS (6) 의 드레인은, 보호 저항 (11) 을 통하여 NMOS (7) 의 드레인에 접속되는 동시에, 보호 저항 (12) 을 통하여 출력 패드 (8) 에 접속되어 있다.

또한, 출력 패드 (8) 와 전원선 (3) 사이에는 애노드와 캐소드가 각각 출력 패드 (8) 와 전원선 (3) 에 접속된 보호 다이오드 (13) 가 접속되고, 출력 패드 (8) 와 접지선 (4) 사이에는, 애노드와 캐소드가 각각 접지선 (4) 과 출력 패드 (8) 에 접속된 보호 다이오드 (14) 가 접속되어 있다. 또한, 전원선 (3) 과 접 지선 (4) 사이에는 역방향의 다이오드 특성에 의해 전원간 보호를 행하는 NMOS (15) 가 접속되어 있다.

이러한 보호 회로를 갖는 반도체 장치에 있어서, 전원 전압 (VDD) 보다도 높은 정전 서지가 출력 패드 (8) 에 인가되면, 순방향의 보호 다이오드 (13) 에 의해 전원선 (3) 의 전위는 출력 패드 (8) 의 전위와 거의 동일하게 상승한다. 이 때, 출력 패드 (8) 와 전원선 (3) 사이의 전압은, 순방향의 보호 다이오드 (13) 에 의해 제한되기 때문에, PMOS (6) 의 정전 파괴는 방지된다. 정전 서지에 의해 출력 패드 (8) 의 전위가 더욱 상승되면, 보호 다이오드 (14) 나 전원간 보호용 NMOS (15) 가 브레이크 다운을 일으키고, 출력 패드 (8) 와 접지선 (4) 사이의 전압은 급격히 저하된다. 보호 다이오드 (14) 나 NMOS (15) 가 브레이크 다운을 일으킬 때까지 출력 패드 (8) 의 전위는 상승하지만, 직렬로 삽입된 보호 저항 (11, 12) 에 의해 NMOS (7) 에 흐르는 전류는 제한되기 때문에, 이 NMON (7) 의 정전 파괴는 방지된다. 또한, 접지 전압 (GND) 보다도 낮은 정전 서지가 출력 패드 (8) 에 인가되었을 때에는, 순방향이 되는 보호 다이오드 (14) 와 보호 저항 (11, 12) 에 의해 PMOS (6) 및 NMOS (7) 의 정전 파괴가 방지된다.

그러나, 상기 반도체 장치에서는 출력 패드 (8) 와 접지 패드 (2) 사이에 정전 서지가 인가되었을 때에, 출력 패드 (8) → 보호 다이오드 (13) → 전원선 (3) → NMOS (15) → 접지선 (4) → 접지 패드 (2) 의 제 1 서지 전류 경로와, 출력 패드 (8) → 보호 저항 (12) → 보호 저항 (11) → NMOS (7) → 접지선 (4) → 접지 패드 (2) 의 제 2 서지 전류 경로가 형성된다. 이 경우, NMOS (15) 와 NMOS (7) 는 거의 동일한 특성을 갖지만, 제 1 서지 전류 경로는 전원선 (3) 이나 접지선 (4) 의 임피던스가 크기 때문에, 제 2 서지 전류 경로의 NMOS (7) 가 먼저 브레이크 다운을 일으켜 파괴될 우려가 있다.

그 때문에, 출력 노드 (NO) 와 출력 패드 (8) 사이에 삽입하는 보호 저항 (12) 의 값은, NMOS (7) 가 브레이크 다운되었을 때에 흐르는 전류가 이 NMOS (7) 의 파괴 내량 (破壞耐量) 이하로 억제되도록 큰 값으로 할 필요가 있다. 이 때문에, 예컨대 유기 EL (Electro Luminescence) 디스플레이와 같이, 전류 구동 방식의 부하 회로를 접속하면, 보호 저항 (12) 에 의한 전압 강하가 생기기 때문에, 전원 전압을 더욱 높게 할 필요가 있는 등, 적용이 곤란할 뿐만 아니라 이 보호 저항 (12) 에 의해 쓸데없는 전력이 소비된다는 과제가 있었다.

또한, 유기 EL 디스플레이와 같이, 예컨대 20V 이상의 전원 전압으로 구동하는 경우, 출력 회로에 고내압 MOS 트랜지스터를 사용할 필요가 있다. 그러나, 고내압의 NMOS 는 정전 서지 전류에 대한 파괴 내량과 게이트 폭의 의존도가 매우 작기 때문에, 필요한 파괴 내량을 얻고자 하면 팽대한 게이트 폭이 되고, 소자 면적이 증대된다는 문제가 있었다.

본 발명은 정전 서지로부터 유효하게 보호할 수 있고, 또한 보호 저항에 의한 전압 강하나 소비 전력을 억제할 수 있는 출력 회로를 갖는 반도체 장치를 목적으로 하고 있다.

본 발명은 소스가 전원선에, 드레인이 출력 패드에 각각 접속되며, 게이트에 내부 출력 신호가 부여되는 PMOS, 및 드레인이 보호 저항을 통하여 상기 출력 패드에, 소스가 접지선에 각각 접속되고, 게이트에 상기 내부 출력 신호가 부여되는 NMOS 로 구성되는 출력 버퍼와, 애노드가 상기 출력 패드에, 캐소드가 상기 전원선에 각각 접속된 제 1 보호 다이오드와, 캐소드가 상기 출력 패드에, 애노드가 상기 접지선에 각각 접속된 제 2 보호 다이오드와, 상기 전원선과 상기 접지선 사이에 접속되고, 상기 전원선에 정전 서지가 인가되었을 때에 온 상태가 되는 전원간 보호 회로를 갖는 반도체 장치로서, 상기 출력 패드와 상기 접지선 사이에 접속되는 상기 보호 저항 및 NMOS 를 소정의 보호 저항의 n (단, n 은 2 이상의 정수) 배의 저항값을 갖는 분할된 보호 저항과 소정의 게이트 폭의 1/n 의 게이트 폭을 갖는 분할된 NMOS 로 이루어지는 직렬 회로를 n 조 병렬로 접속하여 구성한 것을 특징으로 한다.

분할된 NMOS 는 N- 확산층 상에 N+ 확산층을 형성한 오프셋 구조의 액티브 영역을 갖는 고내압 트랜지스터로 구성한다. 또한, 전원간 보호 회로는 사이리스터, 또는 게이트 제어용 소자를 갖는 사이리스터나, 상기 특허문헌 5 의 도 1, 도 2 에 기재된 소자로 구성한다. 게이트 제어용 소자로서는, PMOS, NMOS, 다이오드 등이 있다.

본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 다음의 바람직한 실시예의 설명을 첨부 도면과 대조하여 읽으면, 보다 완전히 확실해질 것이다. 단, 도면은, 오로지 해설을 위한 것으로, 본 발명의 범위를 한정하는 것이 아니다.

실시예 1

도 1 은 본 발명의 실시예를 나타내는 반도체 장치의 출력 버퍼의 회로도이고, 도 2 중의 요소와 공통인 요소에는 공통의 부호가 부여되어 있다.

이 반도체 장치는, 전원 패드 (1) 와 접지 패드 (2) 를 갖고, 이들 전원 패드 (1) 와 접지 패드 (2) 에 전원선 (3) 과 접지선 (4) 이 각각 접속되어 있다. 전원선 (3) 과 접지선 (4) 사이에는 논리 동작을 행하는 내부 회로 (5) 가 접속되고, 이 내부 회로 (5) 의 출력 신호 (SO) 가 출력 버퍼를 구성하는 PMOS (6) 와 NMOS (7a, 7b) 의 게이트에 접속되어 있다. PMOS (6) 와 NMOS (7a, 7b) 는 인버터를 구성하고, 이들 PMOS (6) 와 NMOS (7a, 7b) 의 소스는, 각각 전원선 (3) 과 접지선 (4) 에 접속되어 있다. 한편, 출력 노드 (NO) 인 PMOS (6) 의 드레인은 출력 패드 (8) 에 접속되는 동시에, 보호 저항 (11a, 11b) 을 통해 각각 NMOS (7a, 7b) 의 드레인에 접속되어 있다.

한편, 각 NMOS (7a, 7b) 의 게이트 폭은, 1 개의 NMOS (7) 로 구성하는 경우의 게이트 폭의 1/2 이 되도록 동일 치수로 형성되어 있다. 또한, 각 보호 저항 (11a, 11b) 의 값은 하나의 보호 저항 (11) 으로 구성하는 경우의 2 배가 되도록 동일한 저항값으로 형성되어 있다.

또한, 출력 패드 (8) 와 전원선 (3) 사이에는, 애노드와 캐소드가 각각 출력 패드 (8) 와 전원선 (3) 에 접속된 보호 다이오드 (13) 가 접속되고, 출력 패드 (8) 와 접지선 (4) 사이에는 애노드와 캐소드가 각각 접지선 (4) 과 출력 패드 (8) 에 접속된 보호 다이오드 (14) 가 접속되어 있다.

또한, 전원선 (3) 과 접지선 (4) 사이에는, 사이리스터 (21) 와 PMOS (22) 를 조합하여 사이리스터 특성에 의해 보호를 행하는 전원간 보호 회로 (20) 가 접속되어 있다.

도 3a 내지 도 3c 는 도 1 중의 출력 버퍼의 레이아웃도이고, 상기 도 3a 는 평면도, 상기 도 3b, 3c 는 각각 상기 도 3a 중의 A-A 선, B-B 선을 따르는 부분의 단면도이다.

이 출력 버퍼는 NMOS (7) 및 저항 (11) 을 4 개로 등분하여 병렬로 접속한 것이고, 도 3a 의 좌측과 우측에 각각 트랜지스터 형성 영역과 저항 형성 영역이 배치되어 있다.

NMOS (7) 는, 도 3b 에 도시하는 바와 같이, 실리콘 기판 (Si) 에 설치된 P 웰 내에 형성되고, 드레인 (D), 소스 (S) 및 게이트 (G) 의 각 전극간은 필드 산화막 (F) 으로 구획되어 있다. 드레인 (D) 과 소스 (S) 의 액티브 영역은, 깊은 N- 확산층 상에 N+ 확산층을 형성한 오프셋 구조로 되어 있고, 이 N- 확산층의 내측과 외측에 공핍층이 신장됨으로써, 고내압 특성이 얻어지게 되어 있다. 또한, 게이트 (G) 는 드레인 (D) 과 소스 (S) 사이의 P 웰 상에 설치된 두꺼운 게이트 산화막을 통하여 형성되어 있다.

드레인 (D), 소스 (S) 및 게이트 (G) 상에는 층간 절연막 (I) 이 형성되고, 이 층간 절연막 (I) 의 표면에 금속 배선 (M) 이 형성되어 있다. 그리고, 드레인 (D) 및 소스 (S) 의 N+ 확산층과 금속 배선 (M) 사이는 소정의 위치에 층간 절연막 (I) 을 관통하여 형성된 콘택트 (C) 에 의해 전기적으로 접속되어 있다.

한편, 저항 (11a, 11b) 등은 도 3c 에 도시하는 바와 같이, 실리콘 기판 (Si) 의 표면에 형성된 필드 산화막 (F) 상에, 소정 패턴의 폴리실리콘막 (P) 을 형성하여 구성되어 있다. 폴리실리콘막 (P) 상에는 트랜지스터 형성 영역과 동일한 층간 절역막 (I) 이 형성되고, 이 층간 절연막 (I) 의 표면에 금속 배선 (M) 이 형성되어 있다. 그리고, 저항 (11a, 11b) 등을 구성하는 폴리실리콘막 (P) 과 금속 배선 (M) 사이는 소정의 위치에 층간 절연막 (I) 을 관통하여 형성된 콘택트 (C) 에 의해 전기적으로 접속되어 있다.

다음에, 이 반도체 장치에서의 정전 서지 인가 시의 동작을 설명한다.

이러한 반도체 장치에 있어서, 출력 패드 (8) 에 접지 패드 (2) 를 기준으로 하여 플러스의 정전 서지가 인가되면, 이 정전 서지는 노드 (NO) 에 전파되어 병렬로 접속된 보호 저항 (11x) 과 NMOS (7x) (단, x 는 a, b) 의 직렬 회로에 인가되는 동시에, 순방향이 되는 보호 다이오드 (13) 를 통하여 전원선 (3) 에 전파되어 전원간 보호 회로 (20) 에 인가된다.

정전 서지 전압이 상승했을 때, NMOS (7x) 가 브레이크 다운하기 전에, 전원간 보호 회로 (20) 가 브레이크 다운 (즉, 우선 PMOS (22) 가 브레이크 다운하여 사이리스터 (21) 의 게이트 (G) 가 거의 접지 전위가 되며, 이 사이리스터 (21) 가 온 상태가 됨) 을 일으켜, 전원선 (3) 과 접지선 (4) 사이의 전압이 저하되면 문제는 생기지 않는다. 당연히, 회로 설계 상, 전원간 보호 회로 (20) 가 먼저 브레이크 다운하도록 설정되어 있다. 그러나, 전원간 보호 회로 (20) 의 배치 위치에 따라서는, 이 전원간 보호 회로 (20) 까지의 전원선 (3) 이나 접지선 (4) 의 임피던스의 영향으로, 반드시 전원간 보호 회로 (20) 가 NMOS (7x) 보다도 먼저 브레이크 다운하는 것으로는 한정되지 않는다.

NMOS (7x) 가 전원간 보호 회로 (20) 보다도 먼저 브레이크 다운한 경우, 정전 서지는 병렬로 접속된 NMOS (7a, 7b) 에 분류된다. 이들 NMOS (7a, 7b) 에는, 종래 회로 (도 2) 에서의 저항 (11) 의 2 배의 저항값으로 설정된 보호 저항 (11a, 11b) 이 직렬로 접속되어 있다. 따라서, 각 NMOS (7a, 7b) 에 흐르는 서지 전류는 종래 회로의 NMOS (7) 에 흐르는 전류의 1/2 이 된다. 이 때문에, 2 개의 NMOS (7a, 7b) 에 의한 정전 파괴 내량이 2 배가 되고, 이들 2 개의 NMOS (7a, 7b) 는 즉시 파괴되지 않고, 보호 저항 (11a, 11b) 에 의한 전압 강하에 의해 노드 (NO) 의 전위는 상승한다.

그리고, NMOS (7a, 7b) 가 파괴되기 전에 전원간 보호 회로 (20) 가 브레이크 다운을 일으키면, 전원선 (3) 과 접지선 (4) 사이의 전압은 급격히 저하하고, NMOS (7a, 7b) 는 정전 서지로부터 보호된다. 따라서, 종래 회로에 비해 정전 파괴 내량이 커지고 파괴될 우려가 적어질 수 있다.

한편, 출력 버퍼로서의 통상의 동작에 있어서, 이 반도체 장치에서는 종래 회로의 NMOS (7) 대신에 게이트 폭을 1/2 로 설정한 NMOS (7a, 7b) 를 병렬로 접속하고, 또한 종래 회로의 보호 저항 (11) 대신에 저항값을 2 배로 한 보호 저항 (11a, 11b) 을 병렬로 접속하고 있기 때문에, 전체로서의 NMOS 의 게이트 폭과 보호 저항의 크기는 완전히 동일하다. 따라서, 통상의 출력 버퍼로서의 구동 능력은 변하지 않는다. 더구나, 노드 (NO) 와 출력 패드 (8) 사이에 직렬의 보호 저항을 필요로 하지 않기 때문에, 보호 저항에 의한 전압 강하나 쓸데없는 소비 전력이 발생하지 않는다.

이상과 같이, 이 실시예의 반도체 장치는 PMOS (6) 와 보호 저항 (11) 과 NMOS (7) 로 구성되는 인버터형 출력 버퍼의 NMOS (7) 를 소정의 게이트 폭의 1/2 의 게이트 폭을 갖는 2 개의 NMOS (7a, 7b) 로 분할하고, 다시 이 분할한 각 NMOS (7a, 7b) 에 소정의 보호 저항 (11) 을 2 배의 저항값을 갖는 보호 저항 (11a, 11b) 으로 분할하여, 각각 직렬로 접속하고 있다. 이로써, 출력 패드 (8) 로부터 침입하는 정전 서지에 대한 파괴 내량이 커지는 동시에, 노드 (NO) 와 출력 패드 (8) 사이에 직렬의 보호 저항을 필요로 하지 않기 때문에, 직렬의 보호 저항에 의한 전압 강하나 쓸데없는 소비 전력을 억제할 수 있다는 이점이 있다.

한편, 본 발명은 상기 실시예에 한정되지 않고, 여러 가지 변형이 가능하다. 이 변형예로서는 예컨대 다음과 같은 것이 있다.

(1) 출력 버퍼는 2 개의 NMOS (7a, 7b) 를 병렬로 하여 구성하고 있지만, 임의의 n 개 (단, n 은 2 이상의 정수) 의 NMOS 를 병렬로 접속하여 구성할 수 있다. 그 경우, 각 NMOS 의 게이트 폭은 도 2 의 NMOS (7) 의 게이트 폭의 1/n 로 설정하고, 이들의 NMOS 에 직렬로 접속되는 보호 저항의 값은, 도 2 의 보호 저항 (11) 의 n 배로 설정한다.

(2) 전원간 보호 회로 (20) 로서, 사이리스터 (21) 와 이 사이리스터 (21) 를 게이트 제어하는 PMOS (22) 를 설치하고 있지만, 다른 게이트 제어용 소자를 갖는 사이리스터나, 상기 특허문헌 5 에 기재된 소자, 사이리스터 (21) 만, 또는 종 래 회로와 동일한 NMOS 를 이용해도 좋다.

본 발명에서는, 반도체 장치의 출력 버퍼를 구성하는 보호 저항과 NMOS 를, 소정의 저항값의 n 배의 저항값을 갖는 분할된 보호 저항과, 소정의 게이트 폭의 1/n 의 게이트 폭을 갖는 분할된 NMOS 로 이루어지는 직렬 회로를, n 조 병렬로 접속하고 있다. 이로써, 출력 패드에 정전 서지가 인가되었을 때에 분할된 각 NMOS 에 흐르는 정전 서지 전류는, 분할하지 않은 경우의 1/n 이 되고, 파괴 내량이 커진다. 또한, 출력 버퍼를 구성하는 PMOS 의 드레인과 출력 패드 사이에 보호 저항을 넣을 필요가 없어지기 때문에, 보호 저항에 의한 전압 강하나 쓸데없는 소비 전력을 억제할 수 있다는 효과가 있다.

Claims

전원선과 접지선 사이에 접속된, 논리 동작을 행함으로써 출력 신호를 출력 패드에 전송하는 내부 회로와,

상기 전원선에 접속된 소스와, 상기 출력 패드에 접속된 드레인과, 상기 내부 회로에 접속된 게이트를 갖는 P 채널 MOS 트랜지스터와,

상기 출력 패드와 상기 접지선 사이에 병렬로 접속되고, 상기 내부 회로로부터의 출력 신호에 응답하여 도통 제어되는 복수의 N 채널 MOS 트랜지스터와,

상기 복수의 N 채널 MOS 트랜지스터의 각각과 상기 출력 패드 사이에 접속된 복수의 보호 저항과,

상기 출력 패드에 접속된 애노드와, 상기 전원선에 접속된 캐소드를 갖는 제 1 보호 다이오드와,

상기 접지선에 접속된 애노드와, 상기 출력 패드에 접속된 캐소드를 갖는 제 2 보호 다이오드와,

상기 전원선과 상기 접지선에 접속된 전원간 보호 회로를 갖고 있고,

상기 P 채널 MOS 트랜지스터, 상기 복수의 N 채널 MOS 트랜지스터, 상기 복수의 보호 저항, 상기 제 1 및 제 2 보호 다이오드는, 상기 내부 회로에 대하여 상기 출력 패드와 동일측에 배치되고,

상기 전원간 보호 회로는, 상기 내부 회로에 대하여 상기 출력 패드와는 반대측에 배치되어 있는 것을 특징으로 하는 반도체 장치.
제 1 항에 있어서,

상기 복수의 N 채널 MOS 트랜지스터는 반도체 기판 내에 형성된 N- 확산층 상에 N+ 확산층을 형성한 오프셋 구조의 액티브 영역을 갖는 고내압 트랜지스터인 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 전원간 보호 회로는 사이리스터, 또는 사이리스터와 게이트 제어용 P 채널 MOS 트랜지스터로 구성한 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 보호 저항은, 모두 동일 저항값을 갖는 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 N 채널 MOS 트랜지스터의 게이트 전극 폭은, 모두 동일한 것을 특징으로 하는 반도체 장치.
제 1 항 또는 제 2 항에 있어서,

상기 전원간 보호 회로는, 상기 전원선에 정전 서지가 인가되었을 때에 온 상태로 되는 것을 특징으로 하는 반도체 장치.