KR100321815B1 - 정전 보호 회로를 갖는 반도체 집적 회로 장치 - Google Patents

정전 보호 회로를 갖는 반도체 집적 회로 장치 Download PDF

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Abstract

게이트 어레이 구조로 된 출력 버퍼용 트랜지스터군의 각 트랜지스터를 전기적으로 아이솔레이션시키는 구성을 사용하여 각각의 바디 전위를 독립적인 것으로 설정한다. 또한, 다이오드 접속된 트랜지스터를 전원들 사이에 접속한다.
이것에 의해, 출력 버퍼용 트랜지스터군의 미사용 소자를, 독립한 전원 배선들과의 사이에 전원 배선끼리를 단락시키는 일이 없이 접속하고, 레이아웃상 유효한 정전 보호 회로(electrostatic protection circuit)를 형성하는 것이 가능하게 된다.

Description

정전 보호 회로를 갖는 반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE INCLUDING ELECTROSTATIC PROTECTION CIRCUIT ACCOMODATING DRIVE BY PLURALITY OF POWER SUPPLIES AND EFFECTIVELY REMOVING VARIOUS TYPES OF SURGE}
본 발명은 반도체 집적 회로 장치에 관한 것으로 보다 특징적으로는 복수의다른 전원에 의해 구동되는 경우에, 입출력 단자와 각 전원간 내지 다른 전원끼리간에 발생하는 여러 가지 종류의 서지로부터 내부 소자군을 보호하는 정전 보호 회로(electrostatic protection circuit)를 효율적으로 설계할 수 있는 반도체 집적 회로 장치의 구성에 관한 것이다.
근년, 반도체 집적 회로 장치의 고속화가 진행함에 따라, 반도체 집적 회로의 출력 버퍼의 구동 전류를 크게 할 필요가 생긴다.
구동 전류의 증대에 따라, 출력 버퍼 회로용 전원의 전원 전위는 변동하기 쉽게 되므로, 다른 내부 회로의 오동작을 방지할 필요가 생긴다. 출력 버퍼 회로용 전원과 독립으로 설치된 내부 회로용 전원을 독립하여 설치하고, 내부 회로에 전원 전위를 공급하는 경우가 많아지고 있다.
이 경우에는 복수의 전원에 대응한 정전 보호 회로를 효율적으로 설계하는 것이 필요하게 된다.
도 21은 종래 마스터 슬라이스식 게이트 어레이 구성의 반도체 집적 회로에 있어서, 출력 버퍼용 트랜지스터군에 대응하여 설치된 정전 보호 회로를 포함하는 반도체 집적 회로 장치(6000)의 구성을 도시한 개념도이다.
도 21에 있어서, 상기 출력 버퍼용 트랜지스터군에 의해 구성되는 출력 버퍼는, 출력 버퍼용 전원 전위(이하 Vdd1이라 함) 및 Vdd1에 대응하는 출력 버퍼용 접지 전위(이하, Vss1이라 함)를 Vdd1 공급용 전원 배선(이하, Vdd1 배선이라 함)(22) 및 Vss1 공급용 전원 배선(이하, Vss1 배선이라 함)(23)에 의해 공급하고 있다.
정전 보호 회로(40)는 트랜지스터(41) 및 (42)를 포함한다.
트랜지스터(41) 및 (42)는 출력 버퍼용 트랜지스터군의 미사용 트랜지스터를 다이오드로서 동작시킬 목적으로, 입출력 단자(11)와 Vdd1 배선(22)사이 및 입출력 단자(11)와 Vss1 배선(23)사이에 접속된 것이다.
트랜지스터(41)는 그의 게이트를 게이트 바로 아래의 영역(이하, 바디라 함)과 소스 및 드레이중 한쪽과 접속됨(이하, 다이오드 접속이라 함)으로써, 입출력 단자에서 Vdd1 배선(22)로 이르는 방향을 순방향으로 하는 PN 다이오드로서 기능한다.
입출력 단자(11)에 Vdd1 배선(22)을 기준으로 한 정(正)의 서지 전압이 발생한 경우, 트랜지스터(41)는 다이오드로서 ON하여, 정의 서지 전압을 입출력 단자(11)∼트랜지스터(41)∼Vdd1 배선(22)의 경로에 의해 제거한다.
이 결과, 출력 버퍼 회로(21)는 입출력 단자(11)에 발생한 정의 서지 전압으로부터 보호된다.
트랜지스터(42)도 마찬가지로, 다이오드 접속되고, 입출력 단자(11)에서 Vss1 배선(23)에 이르는 방향을 역방향으로 하는 PN 다이오드로서 기능하고, 입출력 단자(11)에 발생한 Vss1을 기준으로 하는 부(負)의 서지 전압에서, 출력 버퍼(21)를 보호한다.
한편, 동일 기판상에 형성된 복수의 내부 회로가 각각 독립한 전원 배선에 의해 공급되는 전위에 의해 동작하는 경우의 정전 보호 회로의 구성이 일본국 특허공개공보 평성5-291503호에 개시되어 있다.
도 22는 이와 같은 독립한 3개의 전원 배선에 의해 공급되는 전위에 의해 동작하는 반도체 집적 회로의 정전 보호 회로를 도시한 개념도이다.
도 22에 도시된 반도체 집적 회로 장치(7000)는 3개의 내부 회로(301)∼(303)과 상기 내부 회로에 각각 독립한 전원 전위와 접지 전위를 공급하는 전원 배선(311)∼(313) 및 접지 배선(321)∼(323)을 구비한다.
또한, 반도체 집적 회로 장치(7000)는 상기 전원 배선(311)∼(313)끼리 사이 및 접지 배선(321)∼(323)끼리 사이에 서로 병렬로 또한 대향하여 접속되는 다이오드쌍(이하, 양방향 다이오드쌍이라 함)(341)∼(346)을 구비한다. 즉, 상기 다이오드쌍(341)∼(346)에 의해 독립한 3개이 전원 배선 및 접지 배선끼리 사이의 정전 보호 회로를 구성하는 기술이 개시되어 있다.
또한, 일반적으로 반도체 집적 회로 장치에 포함되는 트랜지스터에 대해서는 전극면의 저항값을 낮추기 위해, 표면을 실리사이드로 불리우는 금속과 실리콘의 화합물로 덮는 기술이 사용되고 있다.
그러나, 도 21 또는 도 22에 도시한 바와 같이, 미사용 트랜지스터를 다이오드 접속하여 정전 보호 회로를 구성하는 경우에는 정전 보호 회로에 흐르는 전류가 매우 크게 되어, 보호 회로 그 자체는 파괴되지 않도록, 트랜지스터의 소스, 드레인 전극의 저항값을 어느 정도 높이는 것이 필요하다.
이 때문에, 트랜지스터의 전극면에 상기의 실리사이드 피막이 형성되지 않은 영역을 설치함으로써, 등가적으로 저항을 부가하는 것과 같은 효과를 얻는 실리사이드 프로텍션이라고 부르는 기술이 적용되었다.
그러나, 출력 버퍼용 트랜지스터군이 게이트 어레이 구성이고, 또한 복수의 독립한 전원 배선에 의해 구동되고 있는 경우에는 동일 사이즈로 형성된 트랜지스터를 사용하여 보다 작은 레이아웃 면적에서 자유도가 높은 효율적인 설계를 할 수 있도록, 정전 보호 회로를 구성하는 것이 필요하다.
한편, 반도체 집적 회로 장치에 외부에서 인가되는 서지에는 평가용 모델로서 HBM(Human Body Model), MM(Machine Model), CDM(Charged Device Model) 등의 여러 가지 모델이 검토되고 있는 것으로 부터도 알 수 있는 바와 같이, 그의 발생 상황 및 발생원에 의해 다양한 종류가 존재한다.
따라서, 서지를 피하는 경로로서 기능하는 정전 보호 회로에 있어서도, 서지의 종류에 따라, 기생 파라미터를 포함한 경로 전체의 저항 및 용량의 적정값이 다르다.
그러나, 종래 기술에서는 상술한 실리사이드 프로텍션의 적용에 있어서, 실리사이드를 실행하지 않은 영역은 모든 트랜지스터에 대하여 공통으로 설계되어 있었다. 이 때문에, 정전 보호 회로를 복수의 트랜지스터의 병렬 접속에 의해 구성하여도, 형성되는 서지의 제거 경로 저항값은 어느 것이라도 대략 동일하고 어느 종류의 서지를 피하는 데는 적합하지만, 다른 종류의 서지에는 적합하지 않아, 충분한 정전 보호 기능을 발휘할 수 없다고 하는 문제점이 발생하였다.
본 발명의 목적은 독립한 복수의 전원 배선에 의해 구동되고, 출력 버퍼용 트랜지스터군이 게이트 어레이에 의해 구성된 반도체 집적 회로 장치에 있어서, 복수의 전원 배선에 대응한 충분한 정전 파괴 내성(electrostatic breakdown resistance)을 구비한 정전 보호 회로를 자유도가 높은 효율적인 설계에 의해 실현할 수 있는 반도체 집적 회로 장치의 구성을 제공하는 것이다.
본 발명의 다른 목적은 또 내부 회로를 구성하는 트랜지스터군이 게이트 어레이로 구성된 반도체 집적 회로 장치에 있어서, 복수의 전원 배선에 대응한 충분한 정전 파괴 내성을 구비한 정전 보호 회로를 자유도가 높은 효율적인 설계에 의해 실현할 수 있는 반도체 집적 회로 장치의 구성을 제공하는 것이다.
본 발명의 또 다른 목적은 여러 가지 종류의 서지에 대하여 유효한 제거 경로를 형성할 수 있는 정전 보호 회로를 구비한 반도체 집적 회로 장치의 구성을 제공하는 것이다.
도 1은 게이트 어레이 구성의 반도체 집적 회로 장치(1000)의 구성을 도시한 개념도.
도 2는 정전 보호 회로를 복수의 독립한 전원으로 구동되는 게이트 어레이 반도체 집적 회로 장치에 적용한 반도체 집적 회로 장치(4000)의 개념도.
도 3은 정전 보호 회로를 복수의 독립한 전원으로 구동되는 게이트 어레이 반도체 집적 회로 장치에 적용한 반도체 집적 회로 장치(5000)의 개념도.
도 4는 본 발명의 실시예 1의 반도체 집적 회로 장치(2000)의 구성을 도시한 개략 블록도.
도 5는 도 4의 정전 보호 회로(50)의 레이아웃을 도시한 평면도.
도 6은 도 5의 P-P' 단면의 구조를 도시한 단면도.
도 7은 반도체 집적 회로 장치(1000)의 출력 버퍼용 트랜지스터군의 일부를 확대한 개념도.
도 8은 반도체 집적 회로 장치(2000)을 SOI(Silicon On Insulator)구조의 반도체 기판상에 실현한 경우의 레이아웃을 도시한 평면도.
도 9는 도 8의 Q-Q' 단면의 구조를 도시한 단면도.
도 10은 반도체 집적 회로 장치(2000)를 벌크 구조의 반도체 기판상에 실현하는 경우의 레이아웃을 도시한 평면도.
도 11은 도 10의 R-R' 단면의 구조를 도시한 단면도.
도 12는 본 발명의 실시예 2의 반도체 집적 회로 장치(3000)의 구성을 도시한 개략 블록도.
도 13은 도 12의 트랜지스터(61)의 구성을 설명하기 위한 개념도.
도 14는 도 12의 트랜지스터(62)의 구성을 설명하기 위한 개념도.
도 15는 본 발명의 실시예 2의 다른 구성인 반도체 집적 회로 장치(3100)의 구성을 도시한 개략 블록도.
도 16은 본 발명의 실시예 3의 반도체 집적 회로 장치의 정전 보호 회로(400)의 구성을 도시한 도면.
도 17은 정전 보호 회로(400)를 구성하는 P형 트랜지스터의 구성을 설명하기 위한 개념도.
도 18은 도 17의 S-S' 단면의 구조를 도시한 개념도.
도 19는 실리사이드 프로텍션 영역을 가변으로 하는 구체예를 설명하기 위한 제1 개념도.
도 20은 실리사이드 프로텍션 영역을 가변으로 하는 구체예를 설명하기 위한 제2 개념도.
도 21은 종래 보호 회로를 갖는 반도체 집적 회로 장치(6000)의 구성을 도시한 개략 블록도.
도 22는 복수의 독립한 전원에 대한 보호 회로를 갖는 종래 반도체 집적 회로 장치(7000)의 구성을 도시한 개략 블록도.
<도면의 주요 부분에 대한 부호의 설명>
1000 : 반도체 집적 회로 장치
10 : 단자군
11 : 입출력 단자
20 : 출력 버퍼용 트랜지스터군
21 : 출력 버퍼
22 : 출력 버퍼용 전원 배선
23 : 출력 버퍼용 접지 배선
30 : 내부 회로용 트랜지스터군
31 : 내부 회로용 전원 배선
32 : 내부 회로용 접지 배선
40, 50, 400 : 정전 보호 회로
본 발명은 요약하면, 반도체 기판상에 형성되는 반도체 집적 회로에 있어서, 입출력 단자, 제1 내지 제4 전원 배선, 제1 트랜지스터군, 및 제2 트랜지스터군을 구비한다.
입출력 단자는 외부와의 사이에서 신호를 주고받는다. 제1 및 제2 전원 배선은 제1 전원 전위를 공급한다. 제3 및 제4 전원 배선은 제1 전원 전위보다도 낮은 제2 전원 전위를 공급한다.
제1 트랜지스터군은 상기 반도체 기판의 주표면상에 형성되어 있고, 상기 제1 및 제3전원 배선에서 전원 전위가 공급되고, 입출력 단자에 주어지는 신호에 따라 소정의 처리를 실행하여 대응하는 데이터 신호를 출력하는 내부 회로를 형성하는 각각이 동일 트랜지스터 사이즈를 갖는 복수의 트랜지스터를 포함한다.
제2 트랜지스터군은 상기 반도체 기판의 주표면상에 형성되어 있고, 제2 및 제4 전원 배선에서 전원 전위가 공급되는 각각이 동일 트랜지스터 사이즈를 갖는 복수의 트랜지스터를 포함한다.
제1 트랜지스터 서브군은 상기 입출력 단자중 상기 데이터 신호를 출력하는 입출력 단자와 상기 내부 회로 사이에 설치되고, 상기 데이터 신호를 버퍼 처리하는 출력 버퍼를 형성한다.
제2 트랜지스터 서브군은 입출력 단자와 제2 및 제4 전원 배선중 어느 하나 사이에 발생하는 서지로부터 출력 버퍼 및 내부 회로를 보호하는 제1보호 회로를 형성한다.
제3트랜지스터 서브군은 제1 전원 배선과 제2 전원 배선 사이 및 제3전원 배선과 제4 전원 배선 사이에 설치되고, 입출력 단자와 상기 제1 및 제3전원 배선중 어느 하나 사이에 발생하는 서지로부터 내부 회로를 보호하는 제2 보호 회로를 형성한다.
본 발명의 또 다른 국면에 따르면, 반도체 기판상에 형성되는 반도체 집적 회로 장치에 있어서, 제1 및 제2 전원 배선, 복수의 입출력 단자, 트랜지스터군, 및 정전 보호 회로를 구비한다.
제1 전원 배선은 제1 전원 전위를 공급한다.
제2 전원 배선은 제1 전원 전위보다 낮은 제2 전원 전위를 공급한다.
복수의 입출력 단자는 외부와의 사이에서 신호의 주고받음을 실행한다.
트랜지스터군은 상기 반도체 기판의 주표면상에 형성되고, 상기 제1 및 제2 전원 배선에서 전원 전위가 공급되고, 제1복수개의 서브군으로 분할된다.
제1복수개의 서브군에 포함되는 트랜지스터의 소스 및 드레인 영역은 제1복수개의 각 서브군마다 다른 입력 저항을 갖는다.
정전 보호 회로는 입출력 단자와 제1 및 제2 전원 배선중 어느 하나 사이에 발생하는 서지를 제거한다.
정전 보호 회로는 입출력 단자와 상기 제1 전원 배선 사이에 서로 병렬로 접속되는 서브군 각각에 속하는 제1복수개의 트랜지스터와, 입출력 단자와, 상기 제2 전원 배선 사이에 서로 병렬로 접속되는 서브군 각각에 속하는 제1복수개의 트랜지스터를 포함한다.
본 발명의 주된 이점은 독립한 복수의 전원에 대응하는 정전 보호 회로를 게이트 어레이 구성인 출력 버퍼용 트랜지스터군의 트랜지스터를 사용하여 구성하는 것이 가능한 것이다. 따라서, 반도체 집적 회로 장치의 레이아웃을 자유도가 높은 효율적인 것으로 할 수 있고, 또한 칩 면적의 저감을 도모할 수 있다.
본 발명의 다른 이점은 저항값이 다른 서지 제거 경로를 가질 수 있는 정전 보호 회로를 미사용 트랜지스터를 사용하여 구성하는 것이 가능한 것이다. 따라서, 반도체 집적 회로 장치에 여러 가지 종류의 서지가 발생한 경우에 있어서도, 이들 서지를 유효하게 제거할 수 있다.
본 발명의 상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.
이하, 첨부 도면에 따라 본 발명의 바람직한 실시예를 설명한다.
실시예 1
<복수의 독립한 전원 배선에 의해 구동되는 게이트 어레이의 정전 보호 회로>
도 1은 게이트 어레이 구성의 반도체 집적 회로 장치(1000)의 구성을 도시한 도면이다.
도 1을 참조하여, 게이트 어레이 구성을 갖는 반도체 집적 회로 장치(1000)는 외부와 접속되어 신호나 전위의 주고받음을 실행하는 단자군(10), 출력 신호에 대한 버퍼 처리를 실행하는 출력 버퍼 회로를 구성하는 출력 버퍼용 트랜지스터군(20), 및 입력 신호에 따른 소정의 처리를 실행하는 내부 회로를 구성하는 내부 회로용 트랜지스터군(30)을 포함한다.
단자군(10)은 외부와 신호를 송수신하는 입출력 단자 및 외부에서 전원 전위가 공급되는 전원 단자를 포함한다.
출력 버퍼용 트랜지스터군(20)은 출력 버퍼 회로를 구성하기 위한 복수의 트랜지스터를 포함한다. 출력 버퍼용 트랜지스터군(20)에는 동일 사이즈의 복수의 트랜지스터가 미리 설치되어 있고, 금속 배선의 패턴을 변경하는 것에 의해, 이들 트랜지스터를 입력 버퍼, 출력 버퍼중 어느 것으로도 사용할 수 있다. 상술한 마스터 슬라이스식 게이트 어레이 구성을 사용하는 것에 의해, 자유도가 높은 효율적인 반도체 집적 회로 장치의 설계를 실행할 수 있다.
내부 회로용 트랜지스터군(30)은 내부 회로를 구성하는 복수의 트랜지스터를포함한다. 또한, 내부 회로용 트랜지스터군(30)에 포함되는 트랜지스터는 반드시 게이트 어레이 방식으로 구성될 필요는 없다.
이하에 설명하는 바와 같이, 도 1중의 출력 버퍼용 트랜지스터군(20)을 사용하여 단순한 게이트 어레이 방식에 의해 출력 버퍼 및 정전 보호 회로를 구성한 경우, 복수의 독립한 전원 배선에 의해 반도체 집적 회로 장치가 구동될 때에 문제가 생긴다.
도 2는 복수의 독립한 전원 배선으로 구동되는 게이트 어레이 반도체 집적 회로 장치에 도 21의 정전 보호 회로를 적용한 경우의 반도체 집적 회로 장치(4000)의 개략도이다.
반도체 집적 회로 장치(4000)는 반도체 집적 회로 장치(6000)의 구성에 더하여 내부 회로(31), 출력 버퍼용 전원 배선(22)(이하, Vdd1 배선이라 함)에 독립하여 내부 회로(31)에 내부 회로용 전원 전위(이하, Vdd2라 함)을 공급하는 내부 회로용 전원 배선(32)(이하, Vdd2 배선이라 함), 및 Vdd2 배선(32)에 대응하는 내부 회로용 접지 배선(33)(이하, Vss2 배선이라 함)을 더 포함하고 있다.
정전 보호 회로(40)는 다이오드 접속된 트랜지스터(41) 및 (42)를 포함한다.
입출력 단자(11)에 Vdd1 배선(22) 및 Vss1 배선(23)을 기준으로 하는 정 또는 부의 서지 전압이 발생한 경우, 정전 보호 회로(40)는 이미 도 21에서 설명한 동작에 의해 서지 전압을 제거한다. 그러나, 독립한 다른 전원 배선인 Vdd2 배선(32) 및 Vss2 배선(33)을 기준으로 한 서지 전압이 입출력 단자(11)에 발생한 경우 및 Vdd2 배선(32) 및 Vss2 배선(33)에 서지 전압이 발생한 경우에는 정전 보호 회로(40) 만으로는 서지 전압을 제거할 수 없다. 다이오드(41 및 42)에서는 이들 서지 전압을 제거하는 경로를 확보할 수 없기 때문이다.
도 3은 상기와 같은 문제에 대응하기 위해, 일본국 특허공개공보 평성5-291503호에 개시된 독립한 전원 배선 사이에 양방향 다이오드쌍을 접속하여 정전 보호 회로를 구성하는 개념을 반도체 집적 회로 장치(4000)에 도입한 반도체 집적 회로 장치(5000)의 구성을 도시한 개략 블록도이다.
도 3을 참조하면, 반도체 집적 회로 장치(5000)는 독립한 전원 전위 및 접지 전위를 공급하는 Vdd1 배선(22)과 Vdd2 배선(32) 사이 및 Vss1 배선(23)과 Vss2 배선(33) 사이에 접속된 정전 보호 회로(50)를 포함한다.
정전 보호 회로(50)는 양방향 다이오드쌍을 구성하는 다이오드(51), (52) 및 (53), (54)를 포함한다. 정전 보호 회로(50)는 독립한 복수의 전원 배선에 대응하여 발생하는 서지 전압으로부터 내부 회로(31) 및 출력 버퍼(21)를 보호한다.
정전 보호 회로(50)에 있어서, 다이오드(52)는 Vdd2 배선(32)에 발생한 정의 서지 전압을 Vdd1 배선(22)에 도입하는 것에 의해 제거한다. 또한, 다이오드(51)은 Vdd2 배선(32)에서 발생한 부의 서지 전압을 Vdd1 배선(31)에 도입함과 동시에 입출력 단자(11)에 발생한 Vdd2를 기준으로 하는 정의 서지 전압을 입출력 단자(11)∼트랜지스터(41)∼다이오드(51)∼Vdd2 배선(32)의 경로에 의해 제거한다.
다이오드쌍(53), (54)도 마찬가지 동작에 의해, Vss2 배선(33)에 발생한 서지 전압 및 입출력 단자(11)에 발생한 Vss2를 기준으로 하는 부의 서지 전압을 제거한다.
도 4는 상기 양방향 다이오드쌍(51), (52) 및 (53), (54)을 다이오드 접속한 트랜지스터에 의해 구성한 본 발명의 실시예 1의 반도체 집적 회로 장치(2000)의 개략 블록도이다.
도 4를 참조하면, 트랜지스터(55)∼(58)는 각각의 게이트, 바디와 소스 및 드레인의 한쪽이 접속되고, 동전위로 됨으로써 다이오드로서 기능하고, 정전 보호 회로(50)를 형성한다.
만일, 동일 게이트 어레이의 미사용 트랜지스터를 상기 양방향 다이오드쌍을 형성하는 트랜지스터(55)∼(58)로서 사용할 수 있으면, 효율적인 설계를 실현할 수 있다.
그러나, 이하에 기술하는 이유에서 트랜지스터(55)∼(58)에는 레이아웃상의 제약이 있고, 임의의 트랜지스터를 이용할 수 없었다. 이 때문에, 레이아웃 설계를 효율적으로 실행할 수 없었다.
도 5는 도 4에 도시한 반도체 집적 회로 장치(2000)의 정전 보호 회로(50)의 레이아웃을 도시한 평면도이다.
또한, 도 6은 도 5의 P-P' 단면의 구조를 도시한 개념도이다.
도 5에 있어서는 도 4에 있어서 양방향 다이오드쌍으로서 동작하는 트랜지스터(55) 및 (56)가 동일 웰내에 설치되어 있다.
트랜지스터(55)의 바디(105)는 바디 콘택트(104)를 거쳐 Vdd2 배선(32)과 접속되어 있다. 마찬가지로, 트랜지스터(56)의 바디(205)는 바디 콘택트(204)를 거쳐 Vdd1 배선(22)과 접속되어 있다.
이때, 도 6에 참조되는 바와 같이, 트랜지스터(55)의 바디(105)와 트랜지스터(56)의 바디(205)는 공통의 영역에 설치되어 있고, 각각의 전위는 같다.
이 때문에, 양 트랜지스터의 바디를 거쳐 Vdd1 배선(22)과 Vdd2 배선(32)을 단락하는 경로가 형성되어 버린다.
이 때문에, 상기 양방향 다이오드쌍은 반도체 집적 회로 장치내에 정전 보호 회로용으로 설치된 다른 영역에 설계되어야 한다. 예를 들면, 도 1의 반도체 집적 회로 장치(1000)에 상기 양방향 다이오드쌍을 설계하는 경우에는 단자군(10), 출력 버퍼용 트랜지스터군(20), 내부 회로용 트랜지스터군(30) 외에 양방향 다이오드쌍을 형성하기 위한 새로운 영역을 확보하는 것이 필요하게 된다. 즉, 자유도 높은 효율적인 설계를 실행할 수 없게 되어 버린다.
<동일 게이트 어레이의 트랜지스터에 의해 정전 보호 회로를 형성할 수 있는 구성>
도 7은 도 1에 도시한 반도체 집적 회로 장치(1000)의 출력 버퍼용 트랜지스터군(20)을 확대 도시한 개념도이다.
도 7을 참조하여, 단자군(10)은 입출력 단자(11)와 Vdd1 배선(21), Vss1 배선(22), Vdd2 배선(32) 및 Vss2 배선(33)에 각각 전원 전위를 공급하는 전원 단자를 포함한다.
출력 버퍼용 트랜지스터군(20)은 출력 버퍼와 상기 정전 보호 회로(40) 및 정전 보호 회로(50)를 구성하는 트랜지스터를 포함한다.
여기서, 반도체 집적 회로 장치(1000)의 출력 버퍼용 트랜지스터군(20)에 포함되는 각각의 트랜지스터를 전기적으로 분리하여 설계하고 있으므로, 상기 각각의 트랜지스터의 바디 전위는 각각 독립으로 제어할 수 있다. 이것에 의해, 상기 정전 보호 회로(40) 및 (50)는 전원 배선들끼리의 단락을 초래하는 일없이, 동일 출력 버퍼용 트랜지스터군(20) 내에 배치된다.
내부 회로용 트랜지스터군(30)은 내부 회로를 포함하고, 상기 정전 보호 회로(40) 및 (50)에 의해 입출력 단자(11) 및 각 전원 배선(22, 23, 32, 33)에서 발생하는 서지 전압으로부터 보호되고 있다.
즉, 상기 정전 보호 회로(50)를 출력 버퍼용 트랜지스터군(20)의 미사용 소자를 사용하여 설계할 수 있다. 이것에 의해, 게이트 어레이의 출력 버퍼용 트랜지스터군(20)을 갖는 반도체 집적 회로 장치에 있어서, 복수의 독립한 전원 배선에 의해 발생하는 서지 전압으로부터 내부 회로를 보호하기 위한 정전 보호 회로를 자유도가 높은 효율적인 레이아웃에 기초하여 실현할 수 있다.
도 8은 상기와 같은 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터가 전기적으로 분리되는 구성을 SOI(Silicon on Insulator) 구조의 반도체 기판상에 형성한 경우의 레이아웃을 도시한 평면도이다.
도 8을 참조하여, 반도체 기판상에는 상기 트랜지스터(55) 및 (56)이 형성되어 있다. 트랜지스터(55)는 소스/드레인(101, 102), 게이트(103), 바디(105)와 전기적으로 접속된 바디 콘택트(104)의 단자를 갖는다.
또한, 트랜지스터(56)는 각각 소스/드레인(201, 202), 게이트(203), 및 바디(205)와 전기적으로 접속된 바디 콘택트(204)의 단자를 갖는다.
트랜지스터(55) 와 (56)은 상호 완전 분리용 산화막(120)에 의해 분리되어 있다.
여기서, 도 9는 도 8에 있어서의 Q-Q' 단면의 구조를 도시한 개념도이다.
도 9를 참조하여, P형 트랜지스터인 트랜지스터(55)의 바디(105)와 트랜지스터(56)의 바디(205)는 주표면인 N형 반도체층(110)에 형성된다.
기판의 반도체층(100)과 상기 N형 반도체층(110) 사이에 설치된 절연층(130)과 주표면에서 절연층(130)에 이르는 완전 분리용 산화막(120)에 의해 트랜지스터(55)와 (56)는 전기적으로 분리된다. 따라서, 양트랜지스터의 바디(105) 및 (205)는 독립한 전위로 제어되는 것이 가능하다.
이 때문에, 트랜지스터(55) 및 (56)가 양방향 다이오드쌍으로서 Vdd1 배선(22) 및 Vdd2 배선(23) 사이에 접속되어 있는 경우에 있어서도, 독립한 전원 배선인 Vdd1 배선(22)과 Vdd2 배선(23)을 단락하는 경로는 형성되지 않는다.
게이트 어레이인 출력 버퍼용 트랜지스터군(20)을 상기와 같이 설계함으로써, SOI 구조의 반도체 기판상에 형성된 반도체 집적 회로 장치(1000)는 복수의 독립한 전원 배선에 의해 발생하는 서지 전압으로부터 내부 회로를 보호하기 위한 정전 보호 회로를 자유도가 높은 효율적인 레이아웃으로 실현할 수 있다.
한편, 트랜지스터(57 및 58)는 N 형 트랜지스터이다. 트랜지스터(57) 및 (58) 각각의 바디는 P형 반도체층에 형성되지만, 마찬가지 수법에 의해, 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터를 전기적으로 분리할 수 있다. 이것에 의해, 상기와 동일 효과를 얻을 수 있다.
[실시예 1의 변형예]
도 10은 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터가 전기적으로 분리되는 구성을 벌크 구조의 반도체 기판상에 형성한 경우의 레이아웃을 도시한 평면도이다. 도 10을 참조하여, 반도체 기판상에는 상기 트랜지스터(55) 및 (56)가 형성되어 있다. 트랜지스터(55)는 소스/드레인(102), 게이트(103), 바디(105)와 전기적으로 접속된 바디 콘택트(104)의 단자를 갖는다.
또한, 트랜지스터(56)는 소스/드레인(202), 게이트(203), 바디(205)와 전기적으로 접속된 바디 콘택트(204)의 단자를 갖는다.
도 11은 도 10에 있어서의 R-R' 단면의 구조를 도시한 개념도이다.
도 11을 참조하여, 트랜지스터(55) 및 (56)는 P형 트랜지스터이므로, 트랜지스터(55) 및 (56)의 바디(105) 및 (205)는 N형인 제1웰(140) 및 (240)에 형성된다. 상기 제1웰(140) 및 (240)을 둘러싸서 형성되는 P형의 제2웰(160) 및 (260)은 제1웰(140)과 (240)을 전기적으로 분리한다.
또한, 제2웰(160)과 (260)을 LOCOS 산화막(150)으로 분리하는 것에 의해, 트랜지스터(55) 및 (56)의 바디는 서로 전기적으로 분리된다.
이 때문에, 트랜지스터(55) 및 (56)가 양방향 다이오드쌍으로서 Vdd1 배선(22) 및 Vdd2 배선(23) 사이에 접속된 경우에도, 상기 LOCOS 산화막(150)의 효과에 의해 독립한 전원 배선인 Vdd1 배선(22)과 Vdd2 배선(23)을 단락하는 경로는 형성되지 않는다.
게이트 어레이인 상술한 구성의 출력 버퍼용 트랜지스터군(20)에 의해, 벌크구조의 반도체 기판상에 형성된 반도체 집적 회로 장치(1000)는 복수의 독립한 전원 배선에 의해 발생하는 서지 전압으로부터 내부 회로를 보호하기 위한 정전 보호 회로를 자유도가 높은 효율적인 레이아웃으로 실현할 수 있다.
한편, 트랜지스터(57) 및 (58)는 N형 트랜지스터이다. 트랜지스터(57) 및 (58)의 바디(105) 및 (205)가 P형 반도체층에 형성되지만, 마찬가지 수법에 의해 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터를 전기적으로 분리할 수 있다. 이것에 의해, 상기와 동일 효과를 얻을 수 있다.
또한, 실시예 1에서는 보다 바람직한 구성으로서, 정전 보호 회로(50)를 양방향 다이오드쌍을 포함하는 구성으로 도시하였다. 그러나, 서지 전압이 극단으로 큰 경우에는 단일 다이오드에 의해서도 다이오드의 역방향으로 발생한 서지 전압을 제거하는 경로가 확보되고, 동일 효과를 얻을 수 있다.
실시예 2
도 12는 도 3에 도시한 반도체 집적 회로 장치(5000)에 있어서 양방향 다이오드쌍(51), (52)과 (53), (54)를 단일 트랜지스터의 접속에 의해 구성한 반도체 집적 회로 장치(3000)의 개략 블록도이다.
도 12를 참조하면, 반도체 집적 회로 장치(3000)는 반도체 집적 회로(5000)에 있어서, 양방향 다이오드쌍(51), (52) 대신에 트랜지스터(61)를 구비하고, 양방향 다이오드쌍(53), (54) 대신에 트랜지스터(62)를 정전 보호 회로(50)로서 더 포함한다.
정전 보호 회로(50)로서의 기능은 반도체 집적 회로 장치(5000)에서와 동일하다.
도 13은 상기 트랜지스터(61)의 구성을 도시하기 위한 개념도이다.
마찬가지로, 도 14는 상기 트랜지스터(62)의 구성을 도시하기 위한 개념도이다.
먼저, 트랜지스터(61)의 양방향 다이오드쌍으로서의 동작을 설명한다.
도 13을 참조하여 P형 트랜지스터(61)는 바디 콘택트(104)와 접속된 소스/드레인(101)과 게이트(103)와 접속된 소스/드레인(102)을 갖는다. 게이트(103)는 Vdd2 배선(32)과 접속되고, 바디 콘택트(104)는 Vdd1 배선(22)과 접속된다.
이 경우에, Vdd1 배선(22) 또는 Vdd2 배선(32)에 서지 전압이 발생하였을 때의 P형 트랜지스터(61)의 동작에 대하여 설명한다.
(a) Vdd1 배선(22)에 정의 서지 전압이 발생한 경우에는 Vdd1 배선(22)에 접속된 소스/드레인(101)이 소스로 되고, 게이트 전위 Vdd2가 소스에 대하여 저전위로 되므로, P형 트랜지스터(61)가 도통한다. 이 결과, 상기 정의 서지 전압은 Vdd1 배선(22)∼소스/드레인(101)∼바디(105)∼소스/드레인(102)∼Vdd2 배선(32)의 경로에서 제거된다.
(b) Vdd1 배선(22)에 부의 서지 전압이 발생한 경우에는 바디 콘택트(104)를 거쳐 Vdd1 배선(22)에 접속된 N형인 바디(105)와 Vdd2 배선(32)에 접속된 P형인 소스/드레인(102)에 의해 형성된 PN 접합 다이오드가 순바이어스되어 도통한다. 이것에 의해, 상기 부의 서지 전압은 Vdd1 배선(22)∼바디(105)∼소스/드레인(102)∼Vdd2 배선(32)의 경로에 의해 제거된다.
(c) Vdd2 배선(32)에 정의 서지 전압이 발생한 경우는 Vdd2 배선(32)에 접속된 P형인 소스/드레인 단자(102)와 N형인 바디(105) 사이에 형성된 PN 접합 다이오드가 순바이어스되어 도통한다. 이것에 의해, 상기 정의 서지 전압은 Vdd2 배선(32)∼소스/드레인(102)∼바디(105)∼Vdd1 배선(22)의 경로에서 제거된다.
(d) Vdd2 배선(32)에 부의 서지 전압이 발생한 경우는 Vdd1 배선(22)에 접속된 소스/드레인(101)이 소스로 되고, 게이트(103)의 전위 Vdd2가 소스에 대하여 저전위로 되므로, P형 트랜지스터(61)는 도통한다. 이 결과, 상기 정의 서지 전압은 Vdd2 배선(32)∼소스/드레인(102)∼바디(105)∼소스/드레인(101)∼Vdd1 배선(22)의 경로에서 제거된다.
이상 설명한 바와 같이, P형 트랜지스터(61)는 Vdd1 배선(22)과 Vdd2 배선(32) 사이에 접속됨으로써, 양방향 다이오드쌍으로서 동작하고, 반도체 집적 회로 장치(2000)에 있어서의 트랜지스터쌍(55) 및 (56)과 동일 기능을 갖는다.
마찬가지로, 도 14에 도시한 N형 트랜지스터(62)도 도 13에 있어서 설명한 P형 트랜지스터(61)와 극성이 반전한 마찬가지 동작을 실행한다. 이것에 의해, N형 트랜지스터(62)도 양방향 다이오드쌍으로서의 기능을 갖고, 반도체 집적 회로 장치(2000)에 있어서의 트랜지스터쌍(57) 및 (58)과 동일 효과를 낳는다.
또한, 트랜지스터(61) 및 (62)는 각각의 바디 전위가 출력 버퍼용 트랜지스터군(20)과 공통의 전원 전위인 Vdd1 및 Vss1로 되도록, 트랜지스터(61) 및 (62)의 바디는 각각 Vdd1 배선(22) 및 Vss1 배선(23)에 접속되어 있다.
이 경우, 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터가 실시예 1에서 기술된 바와 같이 전기적으로 분리되도록 설계되지 않을때에도, 출력 버퍼용 트랜지스터군(20)의 트랜지스터는 정전 보호 회로(50)에 포함되는 트랜지스터(61) 및 (62)로서 사용될 수 있다.
한편, 반도체 집적 회로 장치(3000)에 있어서, 트랜지스터(61)의 바디를 Vdd2 배선(32)에, 게이트를 Vdd1 배선(22)에 접속시키는 구성에 의해서도, 트랜지스터(61)는 양방향 다이오드쌍으로서 동작한다.
마찬가지로, 트랜지스터(62)의 바디를 Vss2 배선(33)에, 게이트를 Vss1 배선(23)에 접속하는 구성에 의해서도 트랜지스터(62)는 양방향 다이오드쌍으로서 동작한다.
도 15는 상기 경우의 접속한 반도체 집적 회로 장치(3100)의 구성을 도시한 개략 블록도이다. 반도체 집적 회로 장치(3100)에서, 정전 보호 회로(50)를 형성하는 트랜지스터(61)의 바디가 Vdd2 배선(32)에 접속되어 있는 한편, 정전 보호 회로(40)를 형성하는 트랜지스터(41)의 바디는 Vdd1 배선(22)에 접속되어 있다.
이 때문에, 트랜지스터(41) 및 (61)를 전기적으로 분리되어 있지 않은 동일 영역에 설계하면, 양트랜지스터의 바디를 통하여 Vdd1 배선(22)과 Vdd2 배선(32)을 단락시키는 경로가 발생한다. 따라서, 반도체 집적 회로 장치(3100)에서, 정전 보호 회로(40) 및 (50)를 출력 버퍼용 트랜지스터군(20)의 트랜지스터를 사용하여 구성하는 경우에는 실시예 1에서 기술한 방법을 사용하여, 출력 버퍼용 트랜지스터군(20)의 각 트랜지스터를 전기적으로 분리할 필요가 있다.
이상 기술한 바와 같이, 반도체 집적 회로 장치(3000) 및 (3100)의 구성은게이트 어레이로 된 출력 버퍼용 트랜지스터군(20)을 갖는 반도체 집적 회로 장치에 있어서, 복수의 독립한 전원 배선에 의해 발생하는 서지 전압으로부터 내부 회로를 보호하기 위한 정전 보호 회로를 실시예 1에서 기술한 방법에 비하여 반수(half)의 트랜지스터에 의해 자유도가 높은 효율적인 레이아웃으로 실현할 수 있다.
또한, 실시예 2에 대해서는 통상의 다이오드 접속된 트랜지스터를 상기 양방향 다이오드로서 동작하는 트랜지스터(61) 및 (62)에 대하여 병렬로 접속함으로써, 정전 파괴 내성을 향상시키는 것도 가능하다.
실시예 1 및 2를 통하여, 출력 버퍼용 트랜지스터군(20)의 트랜지스터를 사용하여 정전 보호 회로를 구성하는 설계로 하여 왔지만, 필요에 따라 입력 버퍼를 출력 버퍼용 트랜지스터군(20)의 트랜지스터를 사용하여 설계하는 것도 가능하다.
또한, 입력 버퍼를 내부 회로용 트랜지스터군(30)의 트랜지스터를 사용하여 구성하는 것도 가능하다.
이러한 경우드에서, 입출력 단자와 입력 버퍼 사이에 설치되는 정전 보호 회로가 출력 버퍼용 트랜지스터군(20)의 트랜지스터를 사용하여 설계할 수 있으므로, 실시예 1 및 2에서 얻어진 레이아웃상의 효과를 손상하지 않고, 원하는 전류 구동력에 따른 입력 버퍼가 얻어진다.
실시예 3
실시예 1 및 2에서는 복수의 독립한 전원 계통에 대하여 효율적인 정전 보호 회로를 구비한 반도체 집적 회로 장치의 구성에 대하여 기술하였지만, 실시예 3에있어서는 여러 가지 종류의 서지에 대하여 유효한 제거 회로를 확보할 수 있는 정전 보호 회로의 구성을 갖는 반도체 집적 회로 장치의 구성에 대하여 고려한다.
도 16은 실시예 3의 반도체 집적 회로 장치에 포함되는 정전 보호 회로(400)의 구성을 도시한 도면이다. 도 16을 참조하면, 정전 보호 회로(400)는 병렬로 접속된 트랜지스터열(410) 및 (420)을 구비한다.
트랜지스터열(410)은 전원 배선(22)과 단자(11) 사이에 접속되고, 실시예 1 및 2에 있어서 정전 보호 회로(40)에 포함되는 트랜지스터(41)에 상당한다. 마찬가지로, 트랜지스터열(420)은 접지 배선(23)과 단자(11) 사이에 접속되고, 실시예 1 및 2에 있어서 정전 보호 회로(40)에 포함되는 트랜지스터(442)에 상당한다.
트랜지스터열(410)은 병렬로 접속된 3개의 P형 트랜지스터(411)∼(413)를 포함한다. P형 트랜지스터(411)∼(413) 각각은 다이오드 접속되고, 서로 병렬로 전원 배선(22)과 단자(11) 사이에 배치된다.
마찬가지로, 트랜지스터열(420)은 병렬로 접속된 3개의 N형 트랜지스터(421)∼(423)를 포함한다. N형 트랜지스터(421)∼(423)는 각각 다이오드 접속되고, 서로 병렬로 접지 배선(23)과 단자(11) 사이에 배치된다.
P형 트랜지스터(411)와 N형 트랜지스터(421)는 트랜지스터 서브군(401)에 속하고, P형 트랜지스터(412)와 N형 트랜지스터(422)는 트랜지스터 서브군(402)에 속하고, P형 트랜지스터(413)와 N형 트랜지스터(423)는 트랜지스터 서브군(403)에 속한다.
여기서, 트랜지스터열(410) 및 (420)에 포함되는 트랜지스터의 수를 각각 3개로 한 것은 단순한 예시이고, 트랜지스터의 개수를 특히 한정하는 것은 아니다.
도 17은 P형 트랜지스터(411)∼(413)의 구성을 설명하기 위한 개념도이다. 도 17을 참조하여, P형 트랜지스터(411)는 게이트(501)와 드레인(511)과 소스(512)를 구비한다. 드레인(511) 및 소스(512)의 전극면에는 실리사이드 피막이 형성되어 있지만, 사선으로 나타낸 영역에 대해서는 상술한 실리사이드 프로텍션을 적용한다(이하, 이 영역을 실리사이드 프로텍션 영역이라 함). P형 트랜지스터(411)∼(413)의 구성도 기본적으로는 마찬가지이지만, P형 트랜지스터(411)∼(413) 각각에 형성되는 실리사이드 프로텍션 영역의 폭은 서로 다르다. 즉, 트랜지스터 서브군마다 실리사이드 프로텍션 영역의 폭은 다르다.
도 18은 도 17의 S-S' 단면의 구조를 도시한 개념도이다. 도 18을 참조하여, 각 트랜지스터(411)∼(413)의 소스 및 드레인의 표면상에는 실리사이드막(550)이 형성되는 영역과 형성되어 있지 않은 영역이 존재한다. 실리사이드막(550)이 형성되어 있지 않은 영역이 도 17에 있어서 사선으로 나타낸 실리사이드 프로텍션 영역에 상당한다.
P형 트랜지스터(411)∼(413) 각각에 대하여, 소스 및 드레인 표면상에 형성된 실리사이드막(550)의 폭이 다르다. 따라서, 각 트랜지스터(411)∼(413)의 소스 및 드레인의 전극면은 다른 입력 저항값을 갖는다.
여기서, 각각의 트랜지스터의 소스 및 드레인의 입력 저항값을 각각의 트랜지스터에 의해 형성되는 서지의 제거 경로 저항값이 서지 각각의 종류에 적합한 것으로 되도록 고려한다.
구체적으로는 상정되는 대표적인 서지의 종류마다, 최적의 입력 저항값을 미리 설계하고, 이것에 대응한 실리사이드 프로텍션 영역의 폭을 갖는 트랜지스터를 제조하고, 다른 실리사이드 프로텍션 영역의 폭을 갖는 트랜지스터를 병렬로 접속한 트랜지스터열에 의해 정전 보호 회로를 구성한다.
N형 트랜지스터(421)∼(423)에 대해서도 마찬가지로 설계되고, N형 트랜지스터(421)∼(423)의 소스 및 드레인의 전극면은 P형 트랜지스터(411)∼(413)에 대응하는 다른 저항값을 갖는다.
이것에 의해, 여러 가지 종류의 서지가 발생한 경우에도 서지의 종류에 적합한 발생한 제거 경로가 정전 보호 회로내에 형성된다.
트랜지스터의 설계를 종래와 동일하게 하여, 병렬로 접속된 트랜지스터열의 소스 또는 드레인 각각에 직접, 여러 가지 저항 소자를 접속하여도 동일한 정전 보호 효과가 얻어지지만, 실시예 3의 정전 보호 회로(400)는 부품 점수의 삭감, 레이아웃의 효율성 향상이라고 하는 효과를 갖는다.
도 19 및 도 20은 실리사이드 프로텍션 영역을 가변으로 하는 구체예를 설명하기 위한 제1 및 제2개념도이다. 도 19 및 도 20에서는 트랜지스터(411)의 드레인(511)상의 실리사이드막을 형성하는 경우의 일예를 도시한다.
먼저, 도 19에 도시한 바와 같이, 기판(500) 상에 형성된 드레인인 P+영역(511) 표면상에 예를 들면, 실리콘 산화물인 절연막(560)이 형성된다. 이때, 실제 패턴 설계에 의해, 절연막이 형성되는 영역과 절연막이 형성되지 않은 영역(폭 : W)이 설치된다.
이위에서, 예를 들면 Ti 등의 고융점 금속(570)을 스퍼터링 등에 의해 퇴적시킨 후에, 어닐링을 실행하는 것에 의해, 도 20에 도시한 바와 같이, 직접 실리콘과 접하는 면상에만 실리사이드막(550)이 형성된다. 즉, 절연막(560)으로 덮여진 영역에는 실리사이드 프로텍션이 실시되고, 실리사이드막(550)은 형성되지 않는다.
절연막 형성시 상기 폭 W의 설정을 변경시키므로써, 실리사이드 프로텍션 영역의 폭이 다른, 즉 소스·드레인의 입력 저항이 다른 트랜지스터를 얻을 수 있다.
실시예 3에 있어서는 단자(11)에 접속되는 정전 보호 회로(400)를 실리사이드 프로텍션 영역의 폭이 다른 트랜지스터를 병렬로 접속하여 구성하는 것에 의해, 정전 보호 특성의 향상을 실현하였지만, 본 발명의 적용은 이와 같은 경우에 한정되는 것은 아니다. 실시예 1 및 2를 조합하여, 복수의 독립한 전원 사이에 설치되는 보호 회로에 실시예 3을 적용하는 것에 의해, 복수의 독립한 전원에 대한 정전 보호 기능을 더 향상시키는 것도 물론 가능하다.
또한, 입력 버퍼를 내부 회로용 트랜지스터군(30)에 의해 구성하는 경우에 있어서도, 내부 회로용 트랜지스터군(30)의 트랜지스터를 상기 방법으로 설계하고, 이들을 병렬 접속하여 보호 회로를 구성하는 것에 의해 마찬가지 효과를 얻을 수 있다.
본 발명에 의하면, 출력 버퍼용 트랜지스터군의 미사용 소자를 독립한 전원 배선 사이에 전원 배선 끼리를 단락시키지 않고 접속하고, 레이아웃상 유효한 정전보호 회로를 형성하는 것이 가능하게 된다.

Claims (3)

  1. 반도체 기판상에 형성되는 반도체 집적 회로 장치에 있어서,
    외부 소스와의 사이에서 신호의 송수신을 행하는 복수의 입출력 단자(10);
    제1 전원 전위를 공급하는 제1 및 제2 전원 배선(32, 22);
    상기 제1 전원 전위보다도 낮은 제2 전원 전위를 공급하는 제3 및 제4 전원 배선(33, 23);
    상기 반도체 기판의 주표면상에 형성되고, 상기 제1 및 제3 전원 배선에서 전원 전위를 공급받는 제1 트랜지스터군(30); 및
    상기 반도체 기판의 주표면상에 형성되고, 상기 제2 및 제4 전원 배선에서 전원 전위를 공급받으며, 각각이 전기적으로 분리되고 또한 동일한 트랜지스터 사이즈를 갖는 복수의 트랜지스터를 포함하는 제2 트랜지스터군(20)
    을 포함하며,
    상기 제1 트랜지스터군은,
    상기 복수의 입출력 단자에 인가된 신호에 따라 소정의 처리를 행하여 대응하는 데이터 신호를 출력하는 내부 회로(31)를 형성하는 복수의 트랜지스터를 포함하고,
    상기 제2 트랜지스터군은,
    상기 복수의 입출력 단자 중 상기 데이터 신호를 출력하는 입출력 단자(11)와 상기 내부 회로와의 사이에 설치되고, 상기 데이터 신호를 버퍼 처리하는 출력 버퍼(21)를 형성하는 제1 트랜지스터 서브군,
    상기 입출력 단자와 상기 제2 및 제4 전원 배선 중 어느 하나와의 사이에서 발생하는 서지(surge)로부터 상기 출력 버퍼 및 상기 내부 회로를 보호하는 제1 보호 회로(40)를 형성하는 제2 트랜지스터 서브군, 및
    상기 제1 전원 배선과 상기 제2 전원 배선과의 사이 및 상기 제3 전원 배선과 상기 제4 전원 배선과의 사이에 설치되고, 상기 입출력 단자와 상기 제1 및 제3 전원 배선 중 어느 하나와의 사이에서 발생하는 서지로부터 상기 내부 회로를 보호하는 제2 보호 회로(50)를 형성하는 제3트랜지스터 서브군
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 반도체 기판상에 형성되는 반도체 집적 회로 장치에 있어서,
    외부 소스와의 사이에서 신호의 송수신을 행하는 복수의 입출력 단자(10);
    제1 전원 전위를 공급하는 제1 및 제2 전원 배선(32, 22);
    상기 제1 전원 전위보다도 낮은 제2 전원 전위를 공급하는 제3 및 제4 전원 배선(33, 23);
    상기 반도체 기판의 주표면상에 형성되고, 상기 제1 및 제3 전원 배선에서 전원 전위를 공급받는 제1 트랜지스터군(30); 및
    상기 반도체 기판의 주표면상에 형성되고, 상기 제2 및 제4 전원 배선에서 전원 전위를 공급받으며, 각각이 동일한 트랜지스터 사이즈를 갖는 복수의 트랜지스터를 포함하는 제2 트랜지스터군(20)
    을 포함하며,
    상기 제1 트랜지스터군은,
    상기 복수의 입출력 단자에 인가된 신호에 따라 소정의 처리를 행하여 대응하는 데이터 신호를 출력하는 내부 회로(31)를 형성하는 복수의 트랜지스터를 포함하고,
    상기 제2 트랜지스터군은,
    상기 복수의 입출력 단자 중 상기 데이터 신호를 출력하는 입출력 단자(11)와 상기 내부 회로와의 사이에 설치되고, 상기 데이터 신호를 버퍼 처리하는 출력 버퍼(21)를 형성하는 제1 트랜지스터 서브군,
    상기 입출력 단자와 상기 제2 및 제4 전원 배선 중 어느 하나와의 사이에서 발생하는 서지(surge)로부터 상기 출력 버퍼 및 상기 내부 회로를 보호하는 제1 보호 회로(40)를 형성하는 제2 트랜지스터 서브군, 및
    상기 제1 전원 배선과 상기 제2 전원 배선과의 사이 및 상기 제3 전원 배선과 상기 제4 전원 배선과의 사이에 설치되고, 상기 입출력 단자와 상기 제1 및 제3 전원 배선 중 어느 하나와의 사이에서 발생하는 서지로부터 상기 내부 회로를 보호하는 제2 보호 회로(50)를 형성하는 제3 트랜지스터 서브군
    을 포함하고,
    상기 제3 트랜지스터 서브군은,
    상기 제1 전원 배선(32)과 상기 제2 전원 배선(22)과의 사이에 설치되고, 양방향 다이오드쌍으로서 동작하는 제1 보호 트랜지스터(61), 및
    상기 제3 전원 배선(33)과 상기 제4 전원 배선(23)과의 사이에 설치되고, 양방향 다이오드쌍으로서 동작하는 제2 보호 트랜지스터(62)
    를 포함하며,
    상기 제1 보호 트랜지스터는,
    소스 및 드레인 중 한쪽(102)과 전기적으로 결합됨과 동시에, 상기 제1 전원 배선에 접속되는 게이트(103)와,
    소스 및 드레인 중 다른 한쪽(101)과 전기적으로 결합됨과 동시에, 상기 제2 전원 배선에 접속되는 게이트 바로 아래 영역(105)을 가지며,
    상기 제2 보호 트랜지스터는,
    소스 및 드레인 중 한쪽(102)과 전기적으로 결합됨과 동시에, 상기 제3 전원 배선에 접속되는 게이트(103)와,
    소스 및 드레인 중 다른 한쪽(101)과 전기적으로 결합됨과 동시에, 상기 제4 전원 배선에 접속되는 게이트 바로 아래 영역(105)
    을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 반도체 기판상에 형성되는 반도체 집적 회로 장치에 있어서,
    제1 전원 전위를 공급하는 제1 전원 배선;
    상기 제1 전원 전위보다 낮은 제2 전원 전위를 공급하는 제2 전원 배선;
    외부 소스와의 사이에서 신호의 송수신을 행하는 복수개의 입출력 단자;
    상기 입출력 단자와 상기 제1 및 제2 전원 배선 중 어느 하나와의 사이에서 발생하는 서지를 제거하는 정전 보호 회로; 및
    상기 반도체 기판의 주표면상에 형성되고, 상기 제1 및 제2 전원 배선에서 전원 전위의 공급을 받는 트랜지스터군
    을 포함하며,
    상기 트랜지스터군은,
    상기 입출력 단자에 대응하여 설치되는 제1 복수개의 트랜지스터 서브군을 포함하고,
    상기 트랜지스터 서브군 각각에 포함되는 트랜지스터의 소스 및 드레인 저항은 다른 상기 트랜지스터 서브군과는 다르고,
    상기 제1 복수개의 트랜지스터 서브군 각각은,
    상기 정전 보호 회로에 속하고, 대응하는 입출력 단자와 상기 제1 전원 배선과의 사이에 접속되는 제1 트랜지스터와,
    상기 정전 보호 회로에 속하고, 상기 대응하는 입출력 단자와 상기 제2 전원 배선과의 사이에 접속되는 제2 트랜지스터를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
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