KR100249716B1 - 반도체 장치 - Google Patents

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KR100249716B1 KR1019970015689A KR19970015689A KR100249716B1 KR 100249716 B1 KR100249716 B1 KR 100249716B1 KR 1019970015689 A KR1019970015689 A KR 1019970015689A KR 19970015689 A KR19970015689 A KR 19970015689A KR 100249716 B1 KR100249716 B1 KR 100249716B1
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

본 발명의 목적은 외부로부터 인가된 과대전압에 대해 고보호성능을 갖는 반도체 장치를 제공하는 것이다. 아날로그 스위치 (30) 내에, 드레인 단자가 P 형 트랜스퍼 게이트 (4) 의 외부측의 P 형 확산층에 접속되고 게이트 단자 및 소오스 단자가 전원전위에 접속된 P 형 더미 트랜지스터 (11), 드레인 단자가 N 형 트랜스퍼 게이트 (5) 의 외부측의 N 형 확산층에 접속되고 게이트 단자 및 소오스 단자가 접지전위에 접속된 N 형 더미 트랜지스터 (12) 를 구비하고, 외부로부터 과대전압이 인가된 경우에 P 형 더미 트랜지스터 (11) 및 N 형 더미 트랜지스터 (12) 를 통하여 과대전류를 전원전위 혹은 접지전위로 흐르게 하는 장치가 제공된다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명은 반도체 집적회로에 관한 것으로, 특히, 절연 게이트 전계효과 트랜지스터 (이하, MOS 트랜지스터라함) 를 사용하는 트랜스퍼 게이트에 관한 것이다.
도 1 은 종래의 반도체 장치의 일 구성예를 도시하는 회로도이다.
도 1 을 참조하여 설명하면, 본 종래의 반도체 장치는 입력 패드로부터 출력 패드로 아날로그 신호를 전달하는 아날로그 스위치 (130) 및 상기 아날로그 스위치 (130) 를 보호하기 위한 보호회로 (20) 로 이루어진다. 아날로그 신호 (9) 로 부터의 신호입력은 아날로그 스위치 (130) 와 보호회로 (20)를 통하여 본딩 패드 (1) 에 전달되며, 본딩 패드 (1) 로 부터의 신호입력은 보호회로 (20) 와 아날로그 스위치 (130)를 통하여 아날로그 신호 (9) 에 전달된다. 아날로그 스위치 (130) 에서는, 인버터 (6a, 6b) 에 의해 각각의 게이트 단자에 역상의 제어신호 (10) 가 입력되는 P 형 트랜스퍼 게이트 (4) 및 N 형 트랜스퍼 게이트 (5) 가 나란히 구비된다. 보호회로 (20) 에는, 소오스 단자 및 게이트 단자가 전원전위 (7) 에 접속되며 드레인 단자가 본딩 패드 (1) 에 접속된 P 형 보호 트랜지스터 (2) 및 소오스 단자 및 게이트 단자가 접지전위에 접속되며 드레인 단자가 본딩 패드 (1) 에 접속된 N 형 보호 트랜지스터 (3) 가 구비된다.
도 2 는 도 1 에 도시한 아날로그 스위치 (130) 의 레이아웃 예를 도시하는 도면이다.
도 3a 는 도 2 에 도시한 아날로그 스위치 (130) 의 선 C-C' 에 따른 단면도이고, 도 3b 는 도 2 에 도시한 아날로그 스위치 (130) 의 선 D-D' 에 따른 단면도이다.
도 2 를 참조하여 설명하면, 본딩 패드 (1) 는 제 2 층 금속배선 (101-1) 및 제 1 층 금속배선 (102-1, 102-4) 을 통하여 N 형 트랜스퍼 게이트 (4) 의 N 형 확산층 (104-1, 104-3) 및 P 형 트랜스퍼 게이트 (5) 의 P 형 확산층 (103-2, 103-4) 에 각각 접속된다. 이에 의해, 본딩 패드 (1) 와 아날로그 스위치 (130) 가 상호접속된다.
여기서, N 형 트랜스퍼 게이트 (5) 의 내부측의 N 형 확산층 (104-2) 과 P 형 트랜스퍼 게이트 (4) 의 내부측의 P 형 확산층 (103-3) 은 제 1 층 금속배선 (102-7) 을 통하여 내부회로에 접속된다.
또한, 래치업을 방지하기 위하여, N 형 트랜스퍼 게이트 (5) 는 접지전위 (VSS) (8) 에 접속된 P 형 확산층 (103-1) 으로 둘러싸여진다. 또한, P 형 트랜스퍼 게이트 (4) 는 전원전위 (Vdd)(7) 에 접속된 N 형 확산층 (104-4) 으로 둘러싸여진다.
이하에서 상기와 같이 구성된 아날로그 스위치의 동작에 관해 설명한다.
제어신호 (10) 가 로우레벨인 경우, P 형 트랜스퍼 게이트 (4) 와 N 형 트랜스퍼 게이트 (5) 는 다같이 비도통상태로 되고, 칩의 외부와 내부는 서로 전기적으로 차단된다.
제어회로 (10) 가 하이레벨인 경우, P 형 트랜스퍼 게이트 (4) 와 N 형 트랜스퍼 게이트 (5) 는 다같이 도통상태로되고, 접지전위 (8) 와 전원전위 (7) 사이의 임의의 전위의 신호가 외부의 본딩 패드 (1) 로부터 내부의 아날로그신호 (9) 로, 또는, 내부의 아날로그신호 (9) 로부터 외부의 본딩 패드 (1) 로 전달된다.
다음, 아날로그 스위치 (130) 를 구성하는 트랜지스터의 파괴를 방지하기 위한 보호회로 (20) 의 동작을 설명한다. 외부로부터 정전기등의 과대전압이 인가된 경우에 그러한 파괴가 발생한다.
외부로부터 접지전위에 대하여 정의 과대전압이 인가되는 경우, 먼저, N 형 보호트랜지스터 (3) 의 드레인 단자의 게이트 단자측의 N 형 확산층에서 항복이 일어난 다음, P 형 웰에 전류가 흐르게된다. 이때의 항복전압을 BVDS 라 한다.
다음, P 형 웰에 흐른 전류에 의해 야기된 전압강하에 의해, 소오스 단자의 N 형 확산층과 P 형 웰로 이루어지는 다이오우드가 순방향 바이어스되고, 드레인 단자, P 형 웰, 소오스 단자로 이루어지는 기생 NPN 형 바이폴라 트랜지스터가 동작상태로 되며 (이하, 스냅백 동작이라함), 외부로부터 들어오는 과대전류가 접지로 흐르게 된다.
스냅백 동작상태가 실현된 후, N 형 보호 트랜지스터 (3) 의 드레인단자의 전위는, N 형 트랜스퍼 게이트 (5) 의 본딩 패드 (1) 에 접속된 N 형 확산층의 항복전압보다 낮은 값으로 고정되며, 이에 의해 아날로그 스위치 (130) 는 파괴가 방지된다.
또한, 외부로부터 접지에 대하여 부 (負) 의 과대전압이 인가되는 경우, N 형 보호 트랜지스터 (3) 의 드레인 확산층이 순방향으로 바이어스되며, 전류는 P 형 웰을 경유하여 접지로 흐르게 됨으로써 아날로그 스위치 (130) 의 파괴가 방지된다.
또한, 외부로부터 전원에 대하여 정 (正) 의 과대전압이 인가되는 경우, P 형 보호 트랜지스터 (2) 의 드레인 확산층이 순방향으로 바이어스되며, 전류가 N 형 웰을 경유하여 전원으로 흐르게 됨으로써 아날로그 스위치 (130) 의 파괴가 방지된다.
또한, 외부로부터 전원에 대하여 부의 과대전압이 인가된 경우, 먼저 P 형 보호 트랜지스터 (2) 의 드레인 단자의 게이트 단자측의 P 형 확산층에 항복이 일어난 다음, 전류는 N 형 웰로 흐르게된다.
다음, N 형 웰에 흐른 전류에 의해 야기된 전압강하에 의해, 소오스 단자의 P 형 확산층과 N 형 웰로 이루어지는 다이오우드가 순방향 바이어스되고, 드레인 단자, N 형 웰, 소오스 단자로 이루어지는 기생 PNP 형 바이폴라 트랜지스터가 스냅백 동작상태로 되며, 외부로부터 들러오는 과대전류가 전원으로 흐르게 된다.
스냅백 동작상태가 실현된 후, P 형 보호 트랜지스터의 드레인단자의 전위는, P 형 트랜스퍼 게이트의 본딩 패드 (1) 에 접속된 P 형 확산층의 항복전압보다 낮은 값으로 고정되며, 이에 의해 아날로그 스위치는 파괴가 방지된다.
도 4 는 종래의 반도체 장치의 다른 구성예를 도시하는 회로도이다.
도 4 를 참조하여 설명하면, 본 종래예의 반도체 장치는 NOR 형 출력회로 (140) 및 NOR 형 출력회로를 보호하기 위한 보호회로 (20) 로 이루어진다. 데이터 신호 (18) 로 부터의 신호입력은 NOR 형 출력회로 (140) 와 보호회로 (20)를 통하여 본딩 패드 (1) 에 전달되고, 본딩 패드 (1) 로 부터의 신호입력은 보호회로 (20) 와 NOR 형 출력회로 (140) 를 통해 데이터 신호 (18) 에 전달된다. NOR 형 출력회로 (140) 에는, 제어신호 (17) 에 접속된 P 형 트랜지스터 (13) 및 N 형 트랜지스터 (16), 그리고 데이터 신호 (18) 에 접속된 P 형 트랜지스터 (14) 및 N 형 트랜지스터 (15) 가 구비된다. 보호회로 (20) 에는, 소오스 단자 및 게이트 단자가 전원전위 (7) 에 접속되고 드레인 단자가 본딩 패드 (1) 에 접속된 P 형 보호 트랜지스터 (2) 및 소오스 단자 및 게이트 단자가 접지전위에 접속되며 드레인 단자가 본딩 패드 (1) 에 접속된 N 형 보호 트랜지스터 (3) 가 구비된다.
도 5 는 도 4 에 도시한 NOR 형 출력회로의 레이아웃 예를 도시하는 도면이다.
도 5 를 참조하여 설명하면, 수직배치 P 형 트랜지스터의 드레인부의 P 형 확산층 (103-4) 은 제 1 층 금속배선 (102-1), 제 1 층과 제 2 층 금속배선간의 콘택 (C2) 및 제 2 층 금속배선 (101-1) 을 통해 패드에 접속된다.
도 2 에 도시한 반도체 장치와 마찬가지로, 확산층에 형성된 코너부 때문에, 외부로 부터의 과대전압에 대하여 과대전류가 코너부에 집중적으로 흘러, 확산층이 파괴된다.
이하에서는, 접지에 대하여 정의 과대전압이 인가된 경우에 관해, N 형 트랜스퍼 게이트 (5) 를 포함하여 상세히 설명한다.
N 형 보호 트랜지스터 (3) 의 드레인 단자와 N 형 트랜스퍼 게이트 (5) 의 N 형 확산층은 저저항의 금속배선으로 접속되어 있기 때문에, 거의 동일전위로 된다.
또한, N 형 트랜스퍼 게이트 (5) 의 N 형 확산층은 필드 산화막 단부에서 항복을 일으킨다. 이때의 항복전압을 BVJ 라 한다.
여기서, BVJ 는 아날로그 스위치의 레이아웃에 의존한다.
도 6 은 도 2 에 도시한 반도체 장치의 항복전압을 도시하는 도면이다.
도 6 을 참조하여 설명하면, BVJ 1 은, 도 2 에 도시한 N 형 확산층 (104-2) 의 경우에서와 같이 일측의 확산층 단부가 타측의 확산층 단부와 교차하지 않는 경우의 항복전압이다. BVJ 2 는 N 형 확산층 (104-1, 104-3) 의 경우에서와 같이 어떤 변의 확산층 단부가 다른 변의 확산층 단부와 교차하는 경우의 항복전압이다. BVDS 는 N 형 보호 트랜지스터 (3) 의 항복전압이다.
N 형 확산층 (104-1, 104-3) 은, 확산층의 코너부에 전계가 집중하기 때문에 확산층 에지 보다 앞서 항복이 일어난다. 이 때문에, BVJ 2 는 확산층에 코너부가 없는 경우의 항복전압인 BVJ 1 보다 낮게 된다.
도 6 에 도시된 바와 같이, N 형 트랜스퍼 게이트의 N 형 확산층의 BVJ 2 가 N 형 보호 트랜지스터의 BVDS 보다 낮은 경우, 외부로부터 과대전압이 인가되면 N 형 보호 트랜지스터가 보호 트랜지스터로서 기능하기 전에 N 형 트랜스퍼 게이트의 N 형 확산층의 코너부가 항복을 일으키고 전류가 확산층의 좁은 코너부에 집중하기 때문에, 확산층이 파괴된다.
이상은, 접지에 대하여 정의 과대전압이 인가된 경우에 관해 설명하였지만, 전원에 대하여 부의 과대전압이 인가된 경우는, 상기의 설명의 N 형 트랜스퍼 게이트 (5) 의 N 형 확산층을 P 형 트랜스퍼 게이트 (4) 의 P 형 확산층로, N 형 보호 트랜지스터 (3) 를 P 형 보호 트랜지스터 (2) 로 각각 치환하는 것에 의해, 과대전압에 의해 P 형 트랜스퍼 게이트 (4) 의 P 형 확산층이 파괴되는 것임은 물론이다.
상술한 바와같이, 종래의 반도체 장치에는 본래의 문제점이 있었다. 특히, 외부로부터 과대전압이 인가된 경우에, 보호 트랜지스터의 항복전압보다도 낮은 전압에 의해 야기된 장치의 파괴 가능성이 있었다.
본 발명은 상술한 바와 같은 종래 기술이 갖는 문제점을 감안한 것으로서, 외부로부터 인가된 과대전압에 대하여 높은 보호능력을 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1 은 종래의 반도체 장치의 일 구성예를 도시하는 회로도.
도 2 는 도 1 에 도시한 아날로그 스위치의 레이아웃 예를 도시하는 도면.
도 3a 는 도 2 에 도시한 아날로그 스위치의 선 C-C' 에 따른 단면도.
도 3b 는 도 2 에 도시한 아날로그 스위치의 선 D-D' 에 따른 단면도.
도 4 는 종래의 반도체 장치의 다른 구성예를 도시하는 회로도.
도 5 는 도 4 에 도시한 아날로그 스위치의 레이아웃 예를 도시하는 도면.
도 6 은 도 2 에 도시한 반도체 장치의 항복전압을 도시하는 도면.
도 7 은 본 발명에 따른 반도체 장치의 제 1 실시예를 도시하는 회로도.
도 8 는 도 7 에 도시한 아날로그 스위치의 레이아웃 예를 도시하는 도면.
도 9a 는 도 8 에 도시한 아날로그 스위치의 선 A-A' 에 따른 단면도.
도 9b 는 도 8 에 도시한 아날로그 스위치의 선 B-B' 에 따른 단면도.
도 10 은 도 7 에 도시한 보호회로의 레이아웃 예를 도시하는 도면.
도 11 은 도 7 에 도시한 아날로그 스위치의 칩내의 배치를 도시하는 도면.
도 12 는 본 발명에 따른 반도체 장치의 제 2 실시예를 도시하는 회로도.
도 13 은 도 12 에 도시한 NOR 형 출력회로의 레이아웃 예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 본딩 패드
2 : P 형 보호 트랜지스터
3 : N 형 보호 트랜지스터
4 : P 형 트랜스퍼 게이트
5 : N 형 트랜스퍼 게이트
6a, 6b : 인버터
7 : 전원전위
8 : 접지전위
9 : 아날로그 신호
10, 17 : 제어 신호
11, 19 : P 형 더미 트랜지스터
12 : N 형 더미 트랜지스터
13, 14 : P 형 트랜지스터
15, 16 : N 형 트랜지스터
18 : 데이터 신호
20 : 보호 신호
30 : 아날로그 스위치
40 : NOR 형 출력 회로
본 발명의 상기 목적은, 신호 입출력을 행하기 위한 복수의 패드, 상기 패드 사이 및 패드와 내부 아날로그회로 사이에 신호를 전송하기 위한 P 형 및 N 형 MOS 트랜지스터를 구비하는 아날로그 스위치, 및 상기 아날로그 스위치를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서, 상기 아날로그 스위치는, 그 드레인이 상기 N 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 접지 전위에 접속되는 N 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
본 발명의 상기 목적은, 또한 신호 입출력을 행하기 위한 복수의 패드, 상기 패드 사이 및 상기 패드와 내부 아날로그회로 사이에 신호를 전송하기 위한 P 형 및 N 형 MOS 트랜지스터를 구비하는 아날로그 스위치, 및 상기 아날로그 스위치를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서, 상기 아날로그 스위치는, 그 드레인이 상기 P 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 전원 전위에 접속되는 P 형 더미 트랜지스터를 더 구비하고, 상기 더미 트랜지스터는 보호용 MOS 트랜지스터의 구조와 동일한 구조를 갖는 것을 특징으로 하는 반도체 장치에 의해 달성된다.
본 발명의 상기 목적은 신호 입출력을 행하기 위한 복수의 패드, 전원전위와 패드 사이에 서로 직렬로 접속된 2 개 이상의 P 형 MOS 트랜지스터를 구비하는 출력회로, 및 상기 출력회로를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서, 상기 출력회로는, 그 드레인이 상기 P 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 상기 전원 전위에 접속되는 P 형 더미 트랜지스터를 더 구비하고, 상기 출력회로는 NOR 형 출력회로인 것을 특징으로 하는 반도체 장치에 의해 또한 달성된다.
본 발명의 상기 목적은 신호 입출력을 행하기 위한 복수의 패드, 접지전위와 상기 패드 사이에 서로 직렬로 접속된 2 개 이상의 P 형 MOS 트랜지스터를 구비하는 출력회로, 및 상기 출력회로를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서, 상기 출력회로는, 그 드레인이 상기 N 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 상기 접지 전위에 접속되는 N 형 더미 트랜지스터를 더 구비하고, 상기 출력회로는 NOR 형 출력회로이며, 상기 더미 트랜지스터는 보호용 MOS 트랜지스터의 구조와 동일한 구조를 갖는 것을 특징으로 하는 반도체 장치에 의해 또한 달성된다.
상기와 같이 구성된 반도체 장치를 제공하는 본 발명에 있어서는, 패드를 통하여 반도체 장치에 정전기등의 과대전압이 인가된 경우, 더미 트랜지스터에 의해 과대전류가 전원 혹은 접지로 흐르게 되고, 그에 의해 보호용 트랜지스터의 항복전압 보다도 낮은 전압에서 항복이 발생하는 것을 방지하는 것이 가능하여 MOS 트랜지스터의 파괴가 방지된다.
이하에서, 본 발명의 반도체 장치의 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다.
제 1 실시예
도 7 은 본 발명의 반도체 장치의 제 1 실시예를 도시하는 회로도이다.
도 7 을 참조하여 설명하면, 제 1 실시예에서, 반도체 장치는 신호의 입출력을 행하기 위한 본딩 패드 (1), 본딩 패드 (1) 와 다른 패드 (도시하지 않음) 사이 및 본딩 패드 (1) 와 내부 아날로그 회로 (도시하지 않음) 사이에서 아날로그 신호를 전달하는 아날로그 스위치 (30), 및 아날로그 스위치 (30) 를 보호하기 위한 보호회로 (20) 로 이루어진다. 아날로그 신호 (9) 로 부터의 신호입력은 아날로그 스위치 (30) 와 보호회로 (20) 를 통하여 본딩 패드 (1) 로 전달되고, 본딩 패드 (1) 로 부터의 신호 입력은 보호회로 (20) 와 아날로그 스위치 (30) 를 통하여 아날로그 신호 (9) 에 전달된다. 아날로그 스위치 (30) 는 인버터 (6a, 6b) 에 의해 각각의 게이트 단자에 역상의 제어신호 (10) 가 입력되는 P 형의 MOS 트랜지스터인 P 형 트랜스퍼 게이트 (4) 및 N 형의 MOS 트랜지스터인 N 형 트랜스퍼 게이트 (5), 드레인 단자가 P 형 트랜스퍼 게이트 (4) 의 외부측의 P 형 확산층에 접속되고 게이트 단자 및 소오스 단자가 전원전위에 접속된 P 형 더미 트랜지스터 (11), 및 드레인 단자가 N 형 트랜스퍼 게이트 (5) 의 외부측의 N 형 확산층에 접속되며 게이트 단자 및 소오스 단자가 접지전위에 접속된 N 형 더미 트랜지스터가 구비된다. 보호회로 (20) 에는 소오스 단자 및 게이트 단자가 전원전위에 접속되며 드레인 단자가 본딩 패드 (1) 에 접속된 P 형의 보호용 트랜지스터인 P 형 보호 트랜지스터 (2) 및 소오스 단자 및 게이트 단자가 접지전위에 접속되며 드레인 단자가 본딩 패드 (1) 에 접속된 N 형의 보호용 트랜지스터인 N 형 보호 트랜지스터 (3) 가 구비된다.
도 8 은 도 7 에 도시한 아날로그 스위치 (30) 의 레이아웃 예를 도시하는 도면이다.
도 9a 는 도 8 에 도시한 아날로그 스위치 (30) 의 선 A-A' 에 따른 단면도이고, 도 9b 는 도 8 에 도시한 아날로그 스위치 (30) 의 선 B-B' 에 따른 단면도이다.
도 10 은 도 7 에 도시한 보호회로 (20) 의 레이아웃 예를 도시하는 도면이다.
도 8 을 참조하여 설명하면, 본딩 패드 (1) 는, 제 2 층 금속배선 (101-1) 및 제 1 층 금속배선 (102-1, 102-4)을 통하여 N 형 트랜스퍼 게이트 (4) 의 N 형 확산층 (104-1, 104-3) 및 P 형 트랜스퍼 게이트 (5) 의 P 형 확산층 (103-2, 103-4) 에 각각 접속되는 것에 의해 아날로그 스위치 (130) 와 서로 접속되어 있다.
여기서, N 형 트랜스퍼 게이트 (4) 의 내부측의 N 형 확산층 (104-2) 과 P 형 트랜스퍼 게이트 (5) 의 내부측의 P 형 확산층 (103-3) 은, 제 1 층 금속배선 (102-7) 을 통하여 내부회로에 접속되고 있다.
N 형 트랜스퍼 게이트 (5) 의 N 형 확산층 (104-1) 에 대해 N 형 확산층 (104-1) 의 내부에 접속된 N 형 확산층 (104-2) 의 반대측에는, N 형 확산층 (104-1) 을 드레인으로서 공유하고 제 1 층 금속배선 (102-3) 을 통하여 접지전위에 접속된 게이트 전극 (105-3) 과 N 형 확산층 (104-6) 을 각각 게이트와 소오스로 하는 N 형 더미 트랜지스터가 레이아웃 되어있다.
마찬가지로, N 형 트랜스퍼 게이트 (5) 의 N 형 확산층 (104-3) 에 대해 N 형 확산층 (104-3) 의 내부에 접속된 N 형 확산층 (104-2) 의 반대측에는, N 형 확산층 (104-3) 을 드레인으로서 공유하고 제 1 층 금속배선 (102-2) 을 통하여 접지전위에 접속된 게이트 전극 (105-4) 과 N 형 확산층 (104-7) 을 각각 게이트와 소오스로 하는 N 형 더미 트랜지스터가 레이아웃 되어있다.
여기서, N 형 더미 트랜지스터의 드레인으로서의 N 형 확산층 (104-1, 104-3) 은 도 10 에 도시한 N 형 보호 트랜지스터의 드레인으로서의 N 형 확산층 (104-1, 104-3) 과 동일 구조를 갖는다.
P 형 트랜스퍼 게이트 (4) 의 P 형 확산층 (103-2) 에 대해 P 형 확산층 (103-2) 의 내부에 접속된 P 형 확산층 (103-3) 의 반대측에는, P 형 확산층 (103-2) 을 드레인으로서 공유하고 제 1 층 금속배선 (102-5) 을 통하여 전원전위에 접속된 게이트 전극 (106-3) 과 P 형 확산층 (103-6)을 각각 게이트와 소오스로 하는 P 형 더미 트랜지스터가 레이아웃 되어있다.
마찬가지로, P 형 트랜스퍼 게이트 (4) 의 P 형 확산층 (103-4) 에 대해 P 형 확산층 (103-4) 의 내부에 접속된 P 형 확산층 (103-3) 의 반대측에는, P 형 확산층 (103-4) 을 드레인으로서 공유하고 제 1 층 금속배선 (102-6) 을 통하여 전원전위에 접속된 게이트 전극 (106-4) 과 P 형 확산층 (103-7) 을 각각 게이트와 소오스로 하는 P 형 더미 트랜지스터가 레이아웃 되어있다.
여기서, P 형 더미 트랜지스터의 드레인으로서의 P 형 확산층 (103-2, 103-4) 은 도 10 에 도시한 P 형 보호 트랜지스터의 드레인으로서의 P 형 확산층 (103-2, 103-4) 과 동일 구조를 갖는다.
또한, 래치업을 방지하기 위하여, N 형 트랜스퍼 게이트 (5) 는 접지전위 (VSS) (8) 에 접속된 P 형 확산층 (103-1) 으로 둘러싸인다. 또한, P 형 트랜스퍼 게이트 (4) 는 전원전위 (Vdd) (7) 에 접속된 N 형 확산층 (104-4) 으로 둘러싸인다.
도 11 은 도 7 에 도시한 아날로그 스위치의 칩내의 배치를 도시하는 도면이다.
도 11 을 참조하여 설명하면, 아날로그 스위치 (30) 는, 보호회로 (20) 와 마찬가지로, 가아드링 (210) 에 의해 내부영역 (220) 으로부터 나뉘어진 버퍼 영역 (200) 에 배치된다.
다음, 상기와 같이 구성된 반도체 장치에 관해 아날로그 스위치에 외부로부터 과대전압이 인가된 경우의 동작에 관해 설명한다.
접지에 대해 정의 과대전압이 인가된 경우, N 형 트랜스퍼 게이트 (5) 의 외부에 접속된 N 형 확산층 (104-1, 104-3) 은 N 형 보호 트랜지스터 (3) 의 드레인과 같은 구조를 하고 있기 때문에, N 형 보호 트랜지스터 (3) 의 드레인의 BVDS 와 같은 전압에서 항복이 일어나고, 곧 스냅백 동작상태에 들어간다. 스냅백 동작 상태에 들어가면, N 형 보호 트랜지스터 (3) 와 마찬가지로 N 형 더미 트랜지스터 (12) 의 소오스를 통하여 과대전류가 접지로 흐르게 된다.
또한, 전원에 대해 부의 과대전압이 인가된 경우, P 형 트랜스퍼 게이트 (4) 의 외부에 접속된 P 형 확산층 (103-2, 103-4) 은 P 형 보호 트랜지스터 (2) 의 드레인과 같은 구조를 하고 있기 때문에, P 형 보호 트랜지스터 (2) 의 드레인의 BVDS 와 같은 전압에서 항복이 일어나고, 곧 스냅백 동작상태에 들어간다. 스냅백 동작 상태에 들어가면, P 형 보호 트랜지스터 (2) 와 마찬가지로 P 형 더미 트랜지스터 (11) 의 소오스를 통하여 과대전류가 전원으로 흐르게 된다.
상술한 바와 같이, 본 실시예의 아날로그 스위치에 있어서는, 종래의 아날로그 스위치와는 달리, 전류 집중에 의해 확산층이 파괴되지 않으므로, 외부로 부터의 과대전압에 대해 높은 보호능력이 얻어진다.
또한, P 형 더미 트랜지스터 (11) 및 N 형 더미 트랜지스터 (12) 는, 외부로 부터의 과대전압에 대하여, 각각 P 형 보호 트랜지스터 (2) 및 N 형 보호 트랜지스터 (3) 와 마찬가지로, 과대전류를 전원과 접지로 우회시키도록 한다.
이 때문에, P 형 보호 트랜지스터 (2) 및 N 형 보호 트랜지스터 (3) 의 채널폭을 종래보다도 좁게하여도, 종래예와 동등하거나 그 이상의 ESD 보호능력이 얻어진다. 더욱이, P 형 더미 트랜지스터 (11) 및 N 형 더미 트랜지스터 (12) 의 채널폭이 큰 경우는, P 형 보호 트랜지스터 (2) 와 N 형 보호 트랜지스터 (3)를 제공하지 않아도, 충분한 ESD 보호능력을 얻는 것이 가능하다.
제 2 실시예
도 12 는 본 발명의 반도체 장치의 제 2 실시예를 도시하는 회로도이다.
도 12를 참조하여 설명하면, 반도체 장치는 NOR 형 출력회로 (40) 및 상기 NOR 형 출력회로 (40) 를 보호하기 위한 보호회로 (20) 로 이루어진다. 데이터 신호 (18) 로 부터의 신호입력은 NOR 형 출력회로 (40) 와 보호회로 (20) 를 통하여 본딩 패드 (1) 로 전달되고, 본딩 패드 (1) 로 부터의 신호 입력은 보호회로 (20) 와 NOR 형 출력회로 (40)를 통하여 데이터 신호 (18) 에 전달된다. NOR 형 출력회로 (40) 는 제어 신호 (17) 에 접속된 P 형 및 N 형 트랜지스터 (13, 16), 데이터 신호 (18) 에 접속된 P 형 및 N 형 트랜지스터 (14, 15), 및 소오스 단자 및 게이트 단자가 전원전위 (7) 에 접속되며 드레인 단자가 보호회로에 접속된 P 형 더미 트랜지스터 (19) 를 구비한다.
보호회로 (20) 는 소오스 및 게이트 단자가 전원전위 (7) 에 접속되고 드레인 단자가 본딩 패드 (1) 에 접속된 P 형 보호 트랜지스터 (2) 와, 소오스 및 게이트 단자가 접지전위에 접속되고 드레인 단자가 본딩 패드 (1) 에 접속된 N 형 보호 트랜지스터 (3) 를 구비한다.
도 13 은 도 12 에 도시한 NOR 형 출력회로 (40) 의 레이아웃 예를 도시하는 도면이다.
도 13 을 참조하여 설명하면, 수직 배치된 P 형 트랜지스터의 드레인부의 P 형 확산층 (103-4) 의 일측에, P 형 확산층 (103-4) 을 드레인으로서 공유하는 P 형 더미 트랜지스터 (19) 가 레이아웃 되어 있다.
그러므로, 제 1 실시예의 경우에서와 마찬가지로, 외부로부터의 과대전류가 P 형 더미 트랜지스터 (19) 를 통하여 전원에 흐르게 되어 P 형 트랜지스터를 파괴함이 없이, ESD 보호능력이 향상될 수 있다.
도 12 와 도 13을 참조하여 전원전위와 패드사이에 2 개의 P 형 트랜지스터 (13, 14) 가 직렬로 접속되어 있는 NOR 형 출력회로에 관해 설명하였지만, 본 발명은 NOR 형 출력회로에 한정되지 않는다. 전원전위와 패드 사이에 2 개 이상의 P 형 트랜지스터가 직렬로 접속되어 있는 회로, 혹은 패드와 접지전위 사이에 2 개의 N 형 트랜지스터가 직렬로 접속되어 있는 NAND 형 출력회로와 같이 패드와 접지전위 사이에 2 개 이상의 N 형 트랜지스터가 직렬로 접속되어 있는 회로에 있어서도, 2 개 이상의 P 형 트랜지스터가 직렬로 접속되어 있는 회로에 있어서는 전원전위와 패드 사이에 P 형 더미 트랜지스터가 제공되고, 2 개 이상의 N 형 트랜지스터가 직렬로 접속되어 있는 회로에 있어서는 패드와 접지전위 사이에 N 형의 더미 트랜지스터를 제공하는 것에 의해 동일한 효과를 얻을 수 있다.
본 발명의 바람직한 실시예를 상세히 설명하였지만, 첨부된 특허청구의 범위에 의해 정의되는 본 발명의 사상과 범위를 벗어남이 없이 다양한 변화, 대치 및 변형이 가능함은 물론이다.
이상 설명한 바와같이, 본 발명에 따르면, MOS 트랜지스터의 게이트에 의해 분할된 확산층 단부가 패드에 접속되는 장소에, 확산층을 드레인으로 하고 게이트 및 소오스가 접지전위 또는 전원전위에 접속된 더미 트랜지스터를 설치하기 때문에, 패드를 통하여 반도체 장치에 정전기등의 과대전압이 인가된 경우, 더미 트랜지스터에 의해 과대전류가 전원 혹은 접지로 흐르게 되어 보호용 트랜지스터의 항복전압 보다도 낮은 전압에서 항복이 발생하는 것을 방지하는 것이 가능하고, 이에 의해, MOS 트랜지스터의 파괴를 방지하는 것이 가능하다.

Claims (11)

  1. (정정) 신호 입출력을 수행하기 위한 복수의 패드,
    상기 패드 사이 및 상기 패드와 내부 아날로그회로 사이에서 신호를 전송하기 위한 P 형 및 N 형 MOS 트랜지스터를 구비하는 아날로그 스위치, 및
    상기 아날로그 스위치를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서,
    상기 아날로그 스위치는, 그 드레인이 상기 N 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 접지 전위에 접속되는 N 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  2. (정정) 신호 입출력을 수행하기 위한 복수의 패드,
    상기 패드 사이 및 상기 패드와 내부 아날로그회로 사이에 신호를 전송하기 위한 P 형 및 N 형 MOS 트랜지스터를 구비하는 아날로그 스위치, 및
    상기 아날로그 스위치를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서,
    상기 아날로그 스위치는, 그 드레인이 상기 P 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 전원 전위에 접속되는 P 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  3. (정정) 제 1 항에 있어서, 상기 아날로그 스위치는, 그 드레인이 상기 P 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 전원 전위에 접속되는 P 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  4. (정정) 제 1 항에 있어서, 상기 더미 트랜지스터는 상기 보호용 MOS 트랜지스터의 구조와 유사한 구조를 갖는 것을 특징으로 하는 반도체 장치.
  5. (정정) 신호 입출력을 수행하기 위한 복수의 패드,
    상기 패드와 전원 전위 사이에 서로 직렬로 접속된 2 개 이상의 P 형 MOS 트랜지스터를 구비하는 출력회로, 및
    상기 출력회로를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서,
    상기 출력회로는, 그 드레인이 상기 P 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 상기 전원 전위에 접속되는 P 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  6. (정정) 제 5 항에 있어서, 상기 출력회로는 NOR 형 출력회로인 것을 특징으로 하는 반도체 장치.
  7. (정정) 신호 입출력을 수행하기 위한 복수의 패드,
    상기 패드와 접지전위 사이에 서로 직렬로 접속된 2 개 이상의 N 형 MOS 트랜지스터를 구비하는 출력회로, 및
    상기 출력회로를 보호하기 위한 P 형 및 N 형 보호용 MOS 트랜지스터를 구비하는 보호회로를 갖는 반도체 장치에 있어서,
    상기 출력회로는, 그 드레인이 상기 N 형 MOS 트랜지스터의 게이트에 의해 분할되는 확산층 단부가 상기 패드에 접속되는 장소에 형성되고 그 게이트 및 소오스가 상기 접지 전위에 접속되는 N 형 더미 트랜지스터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서, 상기 출력회로는 NAND 형 출력회로인 것을 특징으로 하는 반도체 장치.
  9. 제 5 항 또는 제 6 항에 있어서, 상기 더미 트랜지스터는 상기 보호용 MOS 트랜지스터의 구조와 유사한 구조를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제 2 항에 있어서, 상기 더미 트랜지스터는 상기 보호용 MOS 트랜지스터의 구조와 유사한 구조를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 7 항 또는 제 8 항에 있어서, 상기 더미 트랜지스터는 상기 보호용 MOS 트랜지스터의 구조와 유사한 구조를 갖는 것을 특징으로 하는 반도체 장치.
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